Охинченко

Номер патента: 1339574

Опубликовано: 23.09.1987

Авторы: Мартыненко, Охинченко, Скверчинский, Славутин, Тихонов

МПК: G06F 13/00

Метки: аналоговой, ввода, вывода, информации

...которогоявляются выходами блока,Задатчик 6 может быть выполненв виде набора фиксируемых переключателей, позволяющих подавать на выход уровни логических нулей и единицв зависимости от положения переклю -чателей,Блок 2 сопряжения может обеспе -чить, например пословный ввод цифрового кода данных и кода адреса аналогового входа устройства в вычисли -тельный блок через его порты вводадля обработки (вариант 1), При этомкод данных и код адреса поступаютна входы регистра 1 О хранения данныхи регистра 11 хранения кода адресаи по сигналу строба (младший разрядкода управления) запоминаются в них.Одновременно с этим сигнал строба поступает в вычислительный блок, извещаяего о,готовности вводимой информации навыходах регистров 1 О и 11...

Номер патента: 1305866

Опубликовано: 23.04.1987

Авторы: Белявская, Крогиус, Левчук, Нилова, Охинченко, Сотников, Стригина

МПК: H03M 3/02

Метки: адаптивной, величиной, дельта, модуляции, шага

...Сигнал с первого элемента 2 РАВНОЗНАЧНОСТЬ проходит на слоговый фильтр 6, который при этом увеличивает величину шага квантования, так как наличие пачки из трех однополярных отсчетов ДМ-сигнала свидет:.:.льствует о резком возрастании входного сигнала дельта- модулятора. Сигнал с второго элемента 3 РАВНОЗНАЧНОСТЬ предварительно растягивается на два такта с помощью второго блока 4 задержки и лишь затем подается на слоговый фильтр 6.При работе дельта-модулятора, содержащего предлагаемое устройство, в режиме перегрузки например, при передаче сигнапа такой частоты, при которой Р 1-сигнал состоит из чередующихся пачек отсче "ов одного знака с числом отсчетов не менее четырех в каждой пачке (Лиг 21, шаг квантования на выходе устройства...

Номер патента: 1285565

Опубликовано: 23.01.1987

Авторы: Охинченко, Сотников, Файнберг

МПК: H03K 3/037

Метки: триггерное

...на логио может бь строис а базе гическихазе элемен и н И-Н 4 можетементе ко Рассмотрим случаи, когда предлагаемое устройство выполнено на эле,ментах И-НЕ. Отсутствуют ограничения и на выполнение элемента 5 задержки за исключением одного - элемент 5 задержки не должен инвертировать сиг-д;. нал, иначе нарушается условие генерации. Для определенности рассмотрим случай, когда неинвертирующий элемент задержки выполнен в виде двух последовательно включенных логических элементов И-НЕ и реализует задержку сигнала на величину 2 Т, где- средняя задержка элемента И-НЕ. Ф етения изо у две устройонные ш риггерно информац а И-НЕ, ные шины первыми о, содержащее и четыре элевторая информа-соответственм ервая и соедине входами о о рвого и...

Номер патента: 1249525

Опубликовано: 07.08.1986

Авторы: Нерославский, Охинченко, Скверчинский, Тихонов

МПК: G06F 13/36, G06F 15/16

Метки: вычислительных, процессоров, сетях, сопряжения

...и соблюденииочередности передавать сообщение.В случае,еслипредыдущее в очереди устройство не отправило свое сообщение, счетчик 16, на счетный вход которого поступают тактовые импульсы с выхода генератора 14 импульсов, через фиксированный интервал времени дТ формирует сигнал, увеличивающий содержимое счетчика 17 на единицу, тем самым предоставляя возможность отправить сообщение следую 12 Ы 25щему в очереди устройству. Если же рдвляемого шинного формирователя янпредыдущее в очереди устройство отпра- ляется входом - выходом связи с общей вило свое сообщение,то с выхода раздели- шиной устройства, выход входного усителя 6 сигналон поступает сигнал, лителя соединен с входом установкисбрасывающий счетчик 16, который в 5 второго триггера, с...

Номер патента: 1205310

Опубликовано: 15.01.1986

Авторы: Белявская, Левчук, Охинченко, Сотников, Стригина

МПК: H03M 3/02

Метки: адаптивной, величиной, дельта, модуляции, шага

...информации,в частности вкодеках с дельта-модуляцией Я 1,.Цель изобретения - увеличениединамического диапазона устройс".Ва,.На чертеже изображена функсноваль. ная схема предлагаемого устройства.Устройство содержит вход, к ко - ) торому подключены соединенные последовательно первый элемент 2 задержки цифровой интегратор 3, перемножитсль ч, второй сумматор 5, второй элементзадержки, ограничитель 7 и первьЙ "умматор 8, другой вход котсрого соединен с источником 9 . - п остояного напряжения, а выход подключен к выходу 10 устройства. Друой вход перемножителя ( соединен с входома/выход второго элементе 6 задержки под. ключен к другому входу второго суьыв - тора 5.Устройство работает слегуюцим образом.На Входы церемносителя -. подаете.я Д...

Номер патента: 1128385

Опубликовано: 07.12.1984

Авторы: Брунченко, Власюк, Охинченко

МПК: H03K 13/24

Метки: дельта-модулированного, импульсно-кодовой, модуляцией, сигнал, сигнала

...с шиной 3 синхронизации, выходы реверсивного счетчика 1 являются выходом 4 устрой ства, счетчик 5, первый и второй Р- триггеры 6 и 7, элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый и второй логические блоки 9 и 10, причем шина 3 синхронизации соединена с входом счетчика 5 и входами синхронизации первого и второго 2 -триггеров 6 и 7, авыход старшего разряда реверсивногосчетчика 1 подключен к первому входупервого логического блока 9, к первому входу элемента 8 ИСКЛЮЧАЮЩЕЕИЛИ-НЕ и к входу первогоЮ -триггера6, выход которого соединен с вторымвходом элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ,выход которого подключен к входуустановки в "0" счетчика 5, а выходсчетчика 5 - к первому входу второгологического блока 10, выход которого соединен с 3 -входом второго...

Номер патента: 218522

Опубликовано: 01.01.1968

Авторы: Левицкий, Охинченко

МПК: H03M 7/12

Метки: двоичнодесятичного, кода, преобразования

...к выходу триггера одного разряда(самого младшего или самого старшего) соответствующей ему тетрады.На ггг выходах шифратора образуется параллельный двоичный код суммы (взятой по 20 всем тетрадам), код произведений двоичногопредставления числа 10 г (где г - номер тетрады; г = 1 - : и) на цифру, содержащуюся в подключенном к шифратору разряде г-й тет.рады.25 Каждый из выходов шифратора подклю.чается к входному вентилю соответствующего разряда сумматора 3 для считывания в сум.матор кода шифратора.Параллельный двоичный сумматор 3 содер жит количество разрядов не меньшее, чем неЗаказ 2105/20 Тираж 530 ПодписноеЦНИИПИ Комитета по делам. изобретений и открытий при Совете Министров СССРМосква, Центр, пр, Серова, д. 4 Типография, пр....