Преобразователь дельта-модулированного сигнала в сигнал с импульсно-кодовой модуляцией

1 121Изобретение относится к вычислительной технике и может быть использовано в системах передачи Цифровой информации.Цель изобретения - повышение помехоустойчивости преобразования путем исключения сбоев.На фиг.1 изображена функциональная схема преобразователя; на фиг.2 и 3 - функциональные схемы анализатора полярности и блока управления; на фиг.4 - временные диаграммы работы преобразователя.Вход 1 устройства соединен с первым входом анализатора 2 полярности, первый выход которого подключен к первому входу блока 3 управления, первый и второй выходы которого соединены с соответствукнцими входами ф реверсивного счетчика 4. Выходы Фь его разрядов подключены к входам соответствующих И триггеров 5 задержки, выходы которых подключены ,к информационным входам мультиплек,сора 6 с второго по 1 Н +11 -й соответственно, первый информационный вход мультиплексора 6 соединен с вторым выходом анализатора 2 полярности. Выходы И разрядов реверсивного счетчика 4 соединены с соответствующими входами элемента 7 И и элемента 8 И-НЕ, выходы которых подключены к вторым входам соответственно блока 3 управления и анализатора 2 полярности. Тактовый вход блока Э управления объединен с тактовым входом делителя 9 частоты и подключен к тактовой шине 10. Первый и второй выходы делителя частоты соединены соответственно с управляющими входом мультиплексора 6 и синхровходами триггеров 5 задержки. Выход мультиплексора 6 является выходом устройства.Анализатор 2 полярности 1 фиг.2) состоит из триггера 11 задержки,элемента 12 И, элемента 13 ИЛИ-НЕ и элемента 14 ИЛИ, выход которого является первым, а инверсный выход триггера 11 - вторым выходами анализатора 2 полярности, а вход и синхровход триггера 11 - соответственно первым и вторым входами анализатора 2. Вход триггера 11 объединен с первыми входаж элементов 12 И и 13 ИЛИ-НЕ, а его прямой выход подключен к вторым входам этих элементов, выходы которых соедине, ны.с входами элемента 14 ИЛИ.6831 50 10 15 20 25 30 35 40 45 Блок 3 управления фиг.Э состоит из элементов 15 НЕ, 16 И-НЕ, 17 И и 18 ИЛИ-НЕ, Преобразователь дельта-модулированного (ДМ) сигнала в сигнал с импульсно-кодовой модуляцией 1,ИКМ) работает следующим образом.На вход 1 преобразователя поступает соответствующий аналоговому сигналу а сигнал б фиг.4) с ДМ,. По тактовой шине 10 поступают тактовые импульсы Ь . На первом и втором выходах анализатора 2 появляются сигналы 2 исоответственно.На первом и втором выходах блока 3 управления синхронно с тактовыми импульсами б .формируются сигналы соответственно прямого и обратного счета для реверсивного счетчика 4, на выходах которого появляются сигналы Р-исовокупность ко торых представляет собой цифровую комбинацию, соответствующую значению аналогового сигнала в данный момент времени.В начальный момент времени, когда на выходах реверсивного счетчика 4 присутствует нулевая комбинация,.на второй вход анализатора 2 полярности с выхода элемента 8 И-НЬ подается высокий логический уровень, К . Триггер 11 анализатора 2 полярности при этом переходит в режим записи и на его прямом выходе формируется сигнал сл , а на инверсном, являющемся вторым выходом анализатора полярности, сигнал, определяющий знак кодового слова ИКМ, Если на прямом выходе триггера 11 высокий логический уровень, то сигнал 7. на первом выходе анализатора 2 полярности полностью повторяет сигнал о, Если же на прямом выходе триггера 11 низкий логический уровень 1 такая ситуация возникает, когда на первый вход анализатора 2 полярности поступает нулевая пачка импульсов при наличии высокого логического уровня на втором входе анализатора полярности), то сигналявляется инверсным по отношению к сигналу 3 . На втором выходе анализатора 2 полярности при этом присутствует высокий логический уровеньПоскольку в общем случае частоты дискретизации ДМ и ИКМ сигналов различны, то для формирования выходно 12168311, Преобразователь дельта-модулированного сигнала в сигнал с импульс но-кодовой модуляцией, содержащий реверсивный счетчик, блок управления и триггеры задержки, входы которых подключены к выходам соответствующих разрядов реверсивного счетчика, первый и второй входы которого соединены с соответствующими выходами блока управления, о т л ич а ю щ и й с я тем, что, с целью повышения помехоустойчивости преобразования путем исключения сбоев, в него введены делитель частоты, элемент И, элемент И-НЕ, мультиплексор и анализатор полярности, первый вход которого является входом устройства, второй вход пбдключен к выходу элемента И-НЕ, первый выход анализатора полярности соединен с первым входом блока управления, а второй выход - с первым информационным входом мультиплексора, остальные информационные входы которого подключены к выходам соответствуюго ИКМ сигнала применены триггеры 5 задержки, Для перевода параллельного кода, который формируется на прямых выходах триггеров 5 задержки, в последовательный применен мультиплексор 6, обеспечивающий последовательное подключение Н триггеров 5 к выходу устройства.При наличии на выходах реверсивного счетчика 4 комбинации 1111, т,е. предельного значения, элемент 7 И вырабатывает высокий логический уровень, который, поступая, на второй вход блока 3 управления, запрещает дальнейшее нарастание показаний счетчика 4 до поступления на блок 3 управления отрицательной пачки импульсов, Тем самым предотвра щается перегрузка счетчика 4 и сбои в работе преобразователя,Делитель 9 частоты обеспечивает на первом выходе сигналы с частотой в и +1 раз выше, чем на втором. При этом на выходе мультиплексора 6 формируется последовательный сигнал с ИКМ. Формула изобретения 5 10 1520 25 ЭО Э 5 40 45 50 щих триггеров задержки, выходмультиплексора является выходом устройства, а управляющий вход подключен к первому выходу делителячастоты, второй выход которого подключен к синхронизирующим входамтриггеров задержки, вход делителячастоты объединен с тактовым входом блока управления и подключен ктактовой шине, второй вход блокауправления соединен с выходом элемента И, входы которого объединеныс соответствующими входами элемента И"НЕ и подключены к выходам соответствующих разрядов реверсивного счетчика,2, Преобразователь по п.1, о т -л и ч а ю щ и й с я тем, что анализатор полярности состоит из триггера задержки, элемента И, элементаИЛИ и элемента ИЛИ-НЕ, первый входкоторого объединен с первым входомэлемента И и входом триггера задержки и является первым входом анализатора полярности, синхронизирующийвход триггера задержки является вторым входом анализатора полярности,прямой выход триггера задержки подключен к вторым входам элементов Ии ИЛИ-НЕ, вьиоды которых соединеныс соответствующими входами элемента ИЛИ, выход которого является выходом анализатора полярности, а инверсный выход триггера задержки является вторым выходом анализатораполярности.3, Преобразователь по п.1, о тл и ч а ю щ и й с я тем, что блокуправления содержит элементы И-НЕ,И, ИЛИ-НЕ и НЕ, вход которого объединен с первым входом элемента И-НЕи соединен с первым входом блокауправления, а выход элемента НЕподключен к первому входу элемента И, второй вход которого объединен с вторым входом элемента И-НЕи подключен к тактовому входу, выход элемента И-НЕ соединен с первымвходом элемента ИЛИ-НЕ, второй входкоторого соединен с вторым входомблока управления, а выходы элементов ИЛИ-НЕ и И являются соответственно первым и вторым выходами блокауправления.1216831 Составитель О.РевинскийТехред Т.Дубинчак Редактор С.Патрушева Корректор М,немчик Подписное филиал П 1 Ш "Патент", г.ужгород, ул.Проектная, 4 Заказ 1005/61 Тираж 88ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5