Усилитель считывания для запоминающего устройства

( 11 С 7/00 Н 03 К 5/02 ЭгвударетеенныЯ кемнтет СССР ао деггам нэобретеннЯ н втерцтнЯ(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВАИзобретение относится к запоминающим устройствам и может быть использовано для создания запоминающик уст ств на МДП-транзисторах.Известны усилители считывания для запоминающих успгойств ,11 и 2 .Один из известных усилителей содержит транзисторы,. соединенные по триггерной схеме, и управггякяцие транзисторы, стоки и затворы которых подключе- го ны к соответствующим числовым шинам, 11,Недостатком этого устройства является малое быстродействие.Из известных устгойств наиболее близким по технической сущности к предлагаемому является усилитель считывания для запоминакяцего устройствар со держащий транзисторы связи, затворы которых подключены к первой числовой ро шине, исток соединен со стоком первого и затвором второго управляющих транзисторов, сток второго транзистора связисо второй числовой шиной, исток - со стоком второго и затвором первого управляющих транзисторов, ис токи управляиицихтранзисторов подключены к разряднымприборам с оптимальными параметрами Я Недостатком этого усилителя является низкое быстродействие, так как нвцряже ние йри разряде числовой шины, на которой формируется уровень логического нуля, ограничивается транзистором связи что снижает быстродействие усилителя.Бель изобретения - повышение быстродействия усилителя.Поставленная цель достигается там, что в усилитель считывания для запоми-, наккцего устройства, содержащий транзисторы связи и унравляюшие транзисторы, причем истоки первого и второго управлякапюс транзисторов подключены к стокам разрядных транзисторов, истоки которых соединены с шиной нулевого потенциала, сток первого управляющего транзистора подключен к истоку первого транзистора связи и затвору второго985826 4жаются, Одновременно идет паразитныйразряд "тока 13 (фиг. 1, 2), обусловленный протеканием тока через транзистор4 до тех пор, дока напряжение на его тзатворе (в стоке 14) не дортигнет поро.гового значения, Напряжение на входах8 меняется таким образом, что в пропессе работы усилителя транзистор 1 заквтт"и паразитный разряд через вход 6 от10 сутствует. Однако уменьшение напряженияна затворах транзисторов 1 и 2 в своюочередь могло бы ограничить разрядчерез вход 7 и увеличивать время формирования на входе 7 .уровня логического1 Ю Нуля, что снижало бы быстродействиеусилителя, Это исключается тем, что вмомент времени 1 (фиг. 2) напряжениев стоке 13 (т, е. на затворе транзистора 11) высокое и параллельно цепи2 О разряда через вход 7 (фиг, 1), транзистор 5и транзисторы 3 включается пепь из транзисторов 10 и 11. Транзистор 9 закрыт,так как на его затворе напряжение нижепорогового, поэтому отсутствует паразит 2 з ный разряд через вход 6, а напряжениее входе 6 высокое, е нв входе 7 оннжается до нуги.Таким образом, введение в, усилительсчитывания транзисторов 9 и 10 позвоЗо ляет повысить его быстродействие,Технико-кономическое преимуществопредлагаемого усилителя считывания длязапоминающего устройства заключаетсяв .его более высоком по сравнению с,прототипом, быстродействии. управляющего транзистора, сток которого соединен с затвором первого управляющего транзистора и истоком второго транзистора связи, стоки первого и второго транзисторов связи являются соотве ственно первым и вторым информационнь ми входами усилителя, а затворы являют ся однимииз тактовых входов усилителя, введены ключевые транзисторы, причем стоки первого и второго ключевых транзисторов соединены соответственно с . стоком первого и стоком второго транзисторов связи, затворы первого и второ го ключевых транзисторов соединены соответственно с затворами первого и второго управляющих транзисторов, а истоки подключены к стоку третьего управляющего транэистора, исток которого соединен с шиной нулевого потенциала, а затвор является другим тактовым входом усилителя.На фиг. 1 представлена принципиальная схема предлагаемого усилителя считывания; на фиг. 2 - временная диаграмма, поясняющая его работу.Предлагаемый усилитель считывания содержит первый 1 и второй 2 транзисторы связи, разрядные транзисторы 3, первый 4 и второй 5 управляющие транзисторы. На фиг. 1 обозначены первый 6 и второй 7 информационные и одни из тактовых 8 входы усилителя, Усилитель содержит также первый 9 и второй 10 ключевые транзисторы и третий управляющий транзистор 11, другой таковый вход 12 усилителя и стоки 13 и 14 соответственно первого и второго управлякяцих транзисторов.На фиг. 2 изображены диаграммы напряжений на входах 6 и 7 соответствен.в 49 но, на входах 8, напряжений в стоках 13 и 14 в координатах временинс и напряжения 0, а также обозначены моменты времени т, и 1 . Предлагаемый усилитель считывания 4 фработает следующим образом.До момента времени 1 о (фиг. 2)напряжение на выходах 8 высокое, навходе 6 и затворе транзистора 5 равно0, а на входе 7 и затворе транзистора 4-( Ц 2-),гдето -перепад напряжения, получающийся в прцессе доступа в ячейку памяти. Напряжение на тактовом входе 12 (фиг. Ц равно О. Следовательно, транзистор 11 и тран И зисторы 9 и 10 закрыты. С момента времени о Циг. 2) работают транзис торы 3 (фиг. 3.), Стоки 14 и 13 разряФормула изобретения Усилитель считывания для запоминающего устройства, содержащий транзисторы связи и управляющие транзисторы, причем истоки первого и второго управляющих транзисторов подключены к стокам разрядных транзисторов, истоки которых соединены с шиной нулевого потенпиала, сток первого управлякяцего транзистора подключен к истоку первого транзистора связи и затвору второго управляющего транзистора, сток которого соединен с затвором первого управляющего транзистора и истоком второго транзистора связи, стоки первого и второго транзисторов связи являются соответственно первым и вторым информационными входамй усилителя, а затворы являются одними из тактовых входов усилителя, о т л и ч а ю щ и й с я тем, что, с целью повышении быстродействия усили5 985826 6 теля, в него введены ключевые транзис- соединен с анной нулевого потенпиала, а торы, причем стоки первого и второго затвор: является другим тактовым вхо клвчевык транзисторов соединены соотвег- дом усилителя. ственно со стоком первого и стоком второго транзисторов связи, затворы первого з Источники информании, . и второго каочевых транзисторов соедине- принятые во внимание при експертив ны соответственно с затворами первого 3 "Электроника", 1976, И 3.0 и второго унравляюшнк транзисторов, а с, 24-32.истоки подключены к стоку третьего 2, Электроника, 1978, Ж 20 управляющеготранэистора,истоккоторого 1 О с. 25 35 прототип)Составитель Т. Зайпактор А. Ворович Техред Т.Маточка. Шекмар аз 3.03.71/71 Тираж 622ВНИИПИ Государственнопо делам изобрет113035, Москва, Ж 335 ное Подл го кюыитета ий и откр Раужская тий аб., д, 4/5 илиал ППП Патент, г. Уиго Проектная, 4