Устройство циклового фазирования аппаратуры передачи двоичных сигналов

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ" СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик 11965006(61) Дополнительное к авт. свид-ву(22) Заявлено 160381 (21) 3261327/18-09 Р 1) М.Кл з с присоединением заявки МВ Н 04 . 7/08 Государственный комитет СССР но дедам изобретений и открытий(088.8) Дата опубликования описания 0710;82(54) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИРОВАНИЯ АППАРАТУРЫ ПЕРЕДАЧИ ДВОИЧНЫХ СИГНАЛОВИзобретение относится к техникепередачи дискретной информации, аименно к устройствам синхронизациипо циклам передающей иприемной частей аппаратуры передачи двоичных сигналов при использовании распределенной,синхрокомбинации.Известно устройство циклового фазирования аппаратуры передачи двоичных сигналов, содержащее последовательно соединенные входной блок стробирования, блок .коррекции, дешифратори блок памяти, выход которого подсое"динен к объединенным вторым входамблока коррекции и дешифратора, а также решающий блок 11).В этом устройстве в процессе вхождения в синхронизм осуществляется параллельный поиск синхрокомбинации(СК) на всех возможных местах ееразмещения в цикле, но требуется запоминание значительно меньшего объема информации.Такое устройство обеспечивает малое время вхождения в синхронизм, однако точность Фазирования невелика.Цель изобретения - повышение точности Фазирования,Поставленная цель достигается тем,что устройство циклового фаэирования аппаратуры передачи двоичных сигналов, содержащее последовательно соеди.ненные входной блок стробирования,блок коррекции, дешифратор и блокпамяти, выход которого подсоединенк объединенным вторым входам блокакоррекции и дешифратора, а такжерешающий блок,введены последовательно соединенные блок контроля синхронизма, элемент И и сумматор,первый выход которого через решающийблок подсоединен к первому входу блока контроля синхронизма, ко второмувходу которого, объединенному со вто рым входом элемента И, подключенвторой выход дешифратора,. первыйвход которого подсоединен ко второмувходу сумматора, к третьему входукоторого подсоединен выход блока 20 контроля синхронизма, четвертый. входсумматора объединен со вторым входомдешифратора, а второйвыход сумматора подсоединен ко второму входу блока памяти.На чертеже изображена структурноэлектрическая схема устройства.Устройство циклового фазированиясодержит входной блок 1 стробированияблок 2 коррекции, дешифратор 3, сумматор 4, решающий блок 5, блок 6 памяти, блок 7 контроля синхронизма и, 7 контроля синхронизма переходит вэлемент И 8. состояние "Возможное отсутствие син-.Устройство работает следующим об- хронизма".В этом состоянии блок 7 контроляПриходящие на вход символы строби- синхронизма подает постоянную логируются в блоке 1 стробирования и по ческую единицу на первый вход элеступают далее в блок 2 коррекции. На мента И 8, разрешая тем самым прохожоперативный вход блока 2 коррекции дение в сумматор 4 импульсов из дезаведен выход блока б памяти, по ко- шифратора 3, а также на управляющийторому в параллельном двоичном коде вход сумматора 4, обеспечивая емупоступают определенные двоичные чис воэможность выполнения операции сумла. Каждое такое число определяет мирования, На вход второго слагаемопорядковый номер символа СК, с ко- го сумматора 4 из блока б памяти поторым блок 2 коррекции сравнивает ступают двоичные числа, и, если наочередной принятый информационный управляющем выходе дешифратора 3 всимвол . данном тактовом интервале появляет-В случае совпадения информацион- ся импульс, то через элемент И 8 онного символа с соответствующим сим- поступает на вход первого слагаемо-.волом СК на операционном выходе . го сумматора 4,дешифратора 3 по сигналу из блока 2 Сумматор 4, получая такой имкоррекции устанавливается двоичное пульс, увеличивает на единицу двоиччисло,.на единицу большее того, ко- ное число, поступившее на его входторсе было в данном тактовом интер. - второго слагаемого, и результат слевале на выходе блока б памяти. Сле- дующим тактом записывается в ячейкудующим тактом это число записывается блока б памяти. Таким образом осуществ блок б памяти и появится на его25вляется подсчет обнаруженных СК длявыходе через г тактов (г=), где М - каждой группы позиций в цикле в течечисло бит в цикле,- число бит цик- ние п циклов подряд. Подсчет продолла отведенных для СК).ается до тех пор, пока в сумматореГВ устройстве в пределах одного 4 для какой-то одной из групп позицикла параллельно и независимо обра- ций не будет получено число и. Тогдабатываются все г групп символов, в З 0 из сумматора 4 в решающий блок 5 покоторых возможно размещение СК. Кступает соответствующий сигнал, поконцу цикла по крайней мере в одной которому последний вырабатывает,. сигиз групп символов будет обнаружена нал подстройки аппаратуры, означаюСК, В это же время на управляющем щий, что состояние синхронизма повыходе дешифратора 3 появится импульс,)5 циклам зафиксировано,который подается на первый выход Если в какой-либо из групп позиэлемента И 8 и второй вход блока 7 ций в цикле в процессе поиска былозафиксировано несовпадение очередного информационного символа с соотсинхронизма с дополнительного выхода 40 ветствующим символом СК, то блок 2решающего блока 5 поступает управляю- коррекции. вырабатывает управляющийщий сигнал - метка , котор яо орая отме- сигнал которым уменьшается двоичноеГчает в цикле группу позиций, на кото- число на операционном выходе дешифрых в предыдущих циклах размещалась ратора 3, а также обнуляются выходыСК. Если импульс с управляющего выхо сумматора 4 для данной группы позида дешифратора 3 совпадает во време- ций. В этом случае подсчет СК в данни с указанной меткои , тоНблок 7 ной группе позиций начинается заново.контроля синхронизма остается в сос- Предлагаемо у ре ст ойство позволяеттоянии "Наличие синхронизма" (или пе- существенно повысить точность фазирореходит в него). В этом состоянии с вания, а также уменьшить долю СК ввыхода блока 7 контроля синхронизма групповом сигнале.на первый вход элемента И 8 поступаетсигнал логического нуля, благодарячему на входе первого слагаемого сум- . Формула изобретенияматора 4 будет нуль. Кроме того, сиг"и ского н ля поступает на уп устройство циклового фазированияачи воичных сигнаравляющий вход сумматора 4, и послед- аппаратуры передачи двоичнний записывает во все свяе связанные с ним лов, содержащее последовательно соеячейки блока б памяти двоичные числа диненные входной блок стробирования,блок коррекции, дешифратор и блок паЕсли на позициях цикла,и иях икла отмечае- .60 мяти, выход которого подсоединенам блокамых сигналом с доп олнительного выхо- к объединенным вторым входам локада решающего блока , не о н5 б аружена коррекции и дешифратора, а такжеСК, т,е., "метка" из решающего блока решающий блок, о т л и ч а ю щ е е5 не совпадает во времени с импм уль- с я тем что, с целью повышения точРсом на выходе дешифр тф атора 3 то блок 65 ности фазирования, введены последо/965006 бняк Составитель Т.Поко ТехредМ.Гергель КорректорА.ференПодписное Редактор 31,А 47 Тираж 688НИИПИ Государственного комитета СССРпо делам изобретений и открытий13035, Москва, Ж, Раушская наб.,Заказ 769 иал ППП "Патентф, г.ужгород, ул.Проектная вательно соединенные блок контролясинхронизма , элемент Ии сумматор,первый выход которого через решающийблок подсоединен к первому входублока контроля синхрониэма, ко второму входу которого, объединенномусо вторым входом элемента И, подключен второй выход дешифратора, первыйвход которого подсоединен ко второмувходу сумматора, к третьему входукоторого подсоединен выход блока контроля синхрониэма, четвертый вход сумматора объединЕн со вторым входом .дешифратора, а второй выход сумматора подсоединен ко второму входу блока памяти.5 Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 651494, кл. Н 04 Ь 7/08, 1977 (про 1 О тотип),