Блок формирования переноса сумматора

(51)5 6 06 1 7/5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 2ИРОВАНИЯ ПЕРЕНОС 6,ереносов произвеееЪ(56) Авторское свидетельство СССРМ 1363189, кл. 6 06 Р 7/50, 1986.Патент США М 4471454, кл. 364 - 7опублик. 1984 (прототип),Изобретение относится к вычислительной технике и может найти применение при построении арифметических устройств,Целью изобретения является сокращение количества оборудования.На чертеже приведена схема четырех разрядов (с первого по четвертый) блока.Каждый разряд 1 (1=0, 1, 2, 3) блока, кроме первого, содержит полевой транзистор 2 (р-канальный МОП-транзистор) распространения переноса, узел 3 управления распространением сигнала переноса и два полевых транзистора 4 и 5 (и-канальные МОП-транзисторы), Первый разряд блока ввиду того, что сигнал входного переноса на блок не подается, содержит только транзисторы 4 и 5. Блок содержит также шину 6 питания Еп и имеет входы 7, 8, 9, 10, 11, 12, 13,14 операндов А В 0, А 1, В 1,А 2, В 2, Аз, Вз и выхсды 15, 16, 17, 18 пЕрЕнОСОв С С 1, С 2, Сз. В качестве узла 3 используется элемент ИЛИ - НЕ 19,Предлагаемый блок работает следующим образом.(57) Изобретение относится к вычислительной технике и может найти применение при построении арифметических устройств, Целью изобретения является сокращение количества оборудования. В блоке формирования переноса сумматора в каждом разряде 1 содержится полевой транзистор 2 распространения переноса, узел 3 управления распространением сигнала переноса, в качестве которого использован элемент ИЛИ - НЕ 19, и два полевых транзистора 4 и 5,1 ил. Формирование п одит ся по алгоритмуС=А В(А 1 У В 1)СС 2=А 2 В 2 / (А 2 l В 2)С 1Сз=АзВз (Аз "Вз)С 2.Рассмотрим два примера функционирования блока.При одновременном поступлении на входы 7 - 14 соответственно комбинации 11 01 00 01 и-канальные МОП-транзисторы 4 и 5 разряда 1, открыты уровнем сигнала логической единицы, поступающего на их затворы, уровень логической единицы передается на выходы 15 переноса первого разряда С 0, а также на исток р-канального транзистора 2 разряда 11, который, в свою очередь, открыт уровнем сигнала логического нуля, поступающегос выхода элемента ИЛИ-НЕ 19 разряда 11, на входы которого поступают сигналы логического нуля и логической единицы, транзистор 2 разряда 11 пропускает уровень сигнала логической единицы на выход 16 переноса разряда 11(С 1), а также на исток р-канально1718214 35 10 20 го транзистора 2 разряда 12, который закрыт уровнем сигнала логической единицы, поступающего на его затвор с выхода элемента ИЛИ - НЕ 19 разряда 12, на соответствующие входы которого поступают уровни сигналов логического нуля, уровень сигнала логической единицы на сток транзистора 2 разряда 1 г и на выход 17 переноса разряда 12 (Сг) не передается. Транзистор 2 разряда 1 э открыт уровнем сигнала логической единицы, поступающего с выхода элемента ИЛИ - НЕ 19 разряда 1 э, на входы которого поступают уровни сигналов логического нуля и логической единицы, открытый транзистор 2 разряда 1 э передает соответствующий уровень сигнала с его истока на выход 18 переноса разряда 1 э (Сэ), перенос не формируется.При одновременной подаче на входы 7 - 14 соответственно сигналов 00 11 00 11 и-канальные транзисторы 4 и 5 разряда 1 О закрыты уровнем сигналов логического нуля. Уровень сигнала логической единицы от шины 6 питания на выход 15 переноса разряда 1 о не передается. Уровни сигналов логической единицы поступают на затворы и-канальных транзисторов 4 и 5 разряда 1, они открываются и передают уровень сигнала логической единицы от шины 6 на выход 16 переноса разряда 1, Транзистор 2 разряда 1 г закрыт уровнем сигнала логической единицы, поступающего на его затвор от элемента ИЛИ-НЕ 19 разряда 12, на входы которого поступают уровни сигналов логического нуля, закрытый транзистор 2 разряда 12 не пропускает уровень сигнала логической единицы на выход 17 переноса разряда 12, Сигналы, поступающие на входы разряда 5 1 з, открывают и-канальные транзисторы 4 и5 и они пропускают уровень сигнала логической единицы от шины 6 на выход 18 переноса разряда 1 э. Формула изобретения 10 Блок формирования переноса сумматора, содержащий в каждом разряде полевой транзистор распространения переноса, исток которого соединен с выходом переноса из предыдущего разряда блока, а сток - с 15 выходом переноса из данного разряда блока, а также узел управления распространением сигнала переноса и два полевых транзистора, исток первого из которых подключен к шине питания блока, а сток - к 20 истоку второго полевого транзистора, стоккоторого соединен с выходом переноса из данного разряда блока, затворы первого и второго полевых транзисторов соединены с входами соответствующих операндов данного разряда блока, и с соответствующими 25 входами узла управления распространением сигнала переноса, выход которого соединен с затвором полевого транзистора распространения переноса, о т л и ч а ющ и й с я тем, что, с целью сокращения количества оборудования, в качестве узла 30 управления распространением сигнала переноса использован элемент ИЛИ-НЕ,1718214 Составитель Л.Гостев Техред М.Моргентал Редактор Т.Юрчиков рректорМ.П Производственно-издательский комбинат "Патент", г, Ужго Гагарина, 1 аз 8 В 2. Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Рэушская наб 4/5