Преобразователь двоичного кода вдополнительный

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ИТИЛЬСТВУ Союз Советских Социалистических республик(51)М. Кл з 6 06 Г 5/02 Государственный комитет СССР по лелам изобретений и открытий( 54 ) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА ВДОПОЛНИТЕЛЬНЫЙ Изобретение относится к автоматике и вычислительной технике и можетбыть использовано в цифровых вычислительных машинах для преобразованиядвоичных чисел из прямого кода в дополнительный и обратно.Известен преобразователь из прямого кода в дополнительный, содержащийтриггерный регистр, две группы элементов И, входы которых соединены сединичными и нулевыми выходами триггеров регистра, и группу элементовИЛИ, выходы которых соединены со счет.ными входами триггеров регистра 11.Известный преобразователь имеетвысокое быстродействие, однако имеетбольшое количество аппаратуры, связанное с наличием многовходовых эле"ментов ИЛИ,Наиболее близким к предлагаемомуявляется преобразователь двоичногокода в дополнительный, содержащий(и) одноразрядных сумматоров, гдеи - число разрядов преобраэуемогб кода, выходы суммы которых являютсяразрядными выходами преобразователя,а выход переноса 1-го 11 - 1-(иЯодноразрядного сумнатора соединен совходом переноса (1 + 1)-ого одноразрядного сумматора. кроме того, иэ- З вестный преобразователь содержит входной регистр и блок управления 2).Недостаток данного преобразователя состоит в низком быстродействии, связанном с двухтактным принципом работы и большое количество аппаратуры.Цель изобретения - увеличение быстродействия и упрощение преобразования. Поставле иная цель достигается тем, что в преобразователе двоичного кода в дополнительный, содержащем (и) одноразрядный сумматор, где и - число разрядов преобразуемого кода, выходи суммы которых являются разрядными выходами преобраэователя, выход перноса 1-го 11 и 1-(п)1 одноразрядного сумматора соединен со входом переноса (1 + 1)-ого одноразрядного сумматора, первые входы всех однора 1- рядных сумматоров связаны с информационными входами преобразователя, младший разряд информационного входа преобразователя соединен со вторым входом первого одноразрядного сумнатора и является младшим разрядом выхода преобразователя, выход суюез "го одноразрядного сумматора связан+ 0 10101 формула изобретения Преобразователь двоичного кода вдополнительный, содержащий (и) одноразрядных сумматоров, где п - число разрядов преобразуемого кода, выходы суммы которых являются разряд ными выходами преобразователя, а выход переноса .-гов (и)1 одноразрядного сумматора соединен совходом переноса ( + 1)-ого одноразрядного сумматора, о т л и ч а ю " 45 щ и и с я тем, что, с целью увеличения быстродействия и упрощения устройства, в нем первые входы всех одноразрядных сумматоров соединены с информационными входами преобразователямладший Разряд инФормационного входа. преобразователя соединен со вторымвходом первого одноразрядного сумматора и является младшим разрядом выхода преобразователя, выход суммы-го одноразрядного сумматора соединен со вторым входом (1 + 1)-ого од-норазрядного сумматора. 10101+ 1 0,01101,со вторым входом (1 + 1)-ого одноразрядного сумматора.На чертеже приведена блок-схема предлагаемого преобразователя.Преобразователь двоичного кода в дополнительный содержит полусумматор 1, одноразрядные сумматоры 2, информационные входы 3 и выходы 4 преобразов ателя.Пусть задан прямой код двоичного числа (старший разряд - крайний слева; знаковый разряд не показан)10011. Операцию суммирования значений младшего разряда со значением сосед- не го старшего раэ ряда для, наглядности производим по этапам.Этап 1. Значение младшего (первого справа) разряда заданного кода, сдвинутого на один разряд в сторону старших разрядов, слагаем с исходным ко- дом Этап 2. В почученном коде значениевторого разряда, сдвинутого на одинразряд в сторону старших разрядов,слагаем с исходным кодом Этапы 3 и 4 осуществляются аналогично,Этап 3,Единица переноса из старшего разряда переносится в знаковый разряд, где нуль индицирует знак "+".Данный алгоритм является модификацией алгоритма, реализуемого преобразователем (1) с тем различием, что инвертирование осуществляется последовательным прибавлением цифр каждого разряда единицы результата, сдвинутых на один разряд в сторону старших разрядов к значению исходного кода с учетом всех возникающих при этом переносов.Преобразователь работает следующим образом.При поступлении входного кода значение младшего разряда, не меня 5 1 1 20 25 30 ясь, поступает на выход преобразователя, а значение второго разряда формируется на выходе сумьи полусумматора 1. Значения остальных разрядоввыходного кода поступают на соответствующие разряды выходов 4 преобразователя с выходов сумм соответствующих одноразрядных сумматоров 2,Эти значения получаются путем суммирования значений соседнего младшего разряда и переноса с него соответствующего разряда входного кода,которые поступают на входы этогосумматора. Сигнал переноса с выходасумматора 2 старшего разряда выходного кода суммируется со значениемзнакового разряда. Перенос со знакового разряда теряется. Первый одноразрядный сумматор может быть заменен пол ус уммат ором.Предлагаемый преобразователь позволяет произвести требуемое преобразование за один такт, чем и достигаетая ускорение преобразования, а также автоматически получить правильноезначение знакового разряда. В известных преобразователях приходится искусственно инвертировать значениеэтого разряда. Кромз того, предлагаемое устройство применимо как дляпреобразования прямого кода в дополнительный, так и наоборот, дополнительного кода в прямой. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР 9 238225, кл. 6 Об Г 5/02, 1968. 2. Хилбурн Дж., Джулич П. Микро" ЭВМ и микропроцессоры. "Мир", 1979,с. 82, рис. 3.14 (прототип),851395 Тираа 745 Подписное ВНИИПИ Государственного комитета СС по делам изобретений и открытий 3035, Москва, Ж, Раущская нас., д