Запоминанмцее устройство с блошровкой неисправных ячеек памяти

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик(5 )М, Кл,С 11 С 29/00 Гасударственный камнтет СССР по делам нзабретеннй и аткрытнй(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ НЕИСПРАВНЫХ ЯЧЕЕК ПАМЯТИ Изобретение относится к запомина-;ющим устройствам (ЗУ),Известны ЗУ с блокировкой неисправных ячеек памяти 11,В одном из известных устройствреализована замена отказавших ячеекпамяти (ЯП) основного накопителя исправными ЯП из дополнительного накопителя 1,Недостатком этого устройства являются большие аппаратурные затраты.Из известных устройств наиболееблизким техническим решением к изобретению является ЗУ, содержащее ре- .гистр адреса, основной накопитель,,первый и второй дополнительные накопители, работающие при считываниипараллельно с основным накопителем.Первый дополнительный накопительсодержит резервные ЯП, заменяющиеотказавшие ЯП основного накопителяВо втором дополнительном накопителезапоминаются коды неисправных адресов основного накотдтеля. Замена 2информации отказавших ЯП информациейиз резервных ЯП производится выходным селектором, входы которого соединены с информационными выходами основного и первого дополнительногонакопителей, а его управление производится сигналом от дополнительногонакопителя, возникающим при совпадении поступающего в ЗУ кода адресас одним из хранимых во втором допол Онительном накопителе кодов неисправных адресов 2 1.Недостатком этого устройства является большое время считывания из ЗУ,организованного таким образом, что 15из основного накопителя в соответст. вии со старшими разрядами кода адреса производится выборка одновременнонескольких слов, из которых затемблок выборки одного слова, управляемый поступающими позднее (часто позже выборки слов из основного накопителя) младшими разрядамй кода адресапропускает на выход ЗУ одно слово.8264 20 ЭО 45 Увеличение времени считывания ЗУ с блокировкой в котором младшие разряды приходят позже остальных, происходит из-за необходимости сравнения всех разрядов поступающего в ЗУ кода адреса с хранимыми во втором дополнительном накопителе кодами неисправных адресов. В случае, если младшие разряды кода адреса приходят позже выборки слов из основного на- О копителя, то потребуется значительное время, прежде чем проанализируют то, является ли пришедший адрес неисправным, после чего выдается сигнал чтения из основного или первого 15 дополнительного накопителя и нужная информация поступает на выход.Цель изобретения - повьппение быстродействия ЗУ с блокировкой нейсправных ЯП, когда часть разрядов кода адреса поступает в ЗУ позже остальных и осуществляет на выходе устройства выборку одного из нескольких одновременно считанных из основного накопителя слов.25Поставленная цель достигается тем, что запоминающее устройство с блокировкой неисправных ячеек памяти, содержащее основной и дополнительные накопители, регистр адреса, схему сравнения, коммутаторы и блок выборки информации, причем один из выходов регистра адреса подключен ко входам основного и первого дополнительнрго накопителей и к первым входам схемы сравнения и второго дсполнительного накопителя, другой выход регистра адреса соединен со вторым входом второго дополнительного накопителя и одним из входов блока , выборки информации, первый входы коммутаторов подключены к выходам основного накопителя, вторые - к выходу первого дополнительного накопителя, первый выход второго дополнительного накопителя соединен со вторым входом схемы сравнения,. введен дешифратор кода заменяемого числа, один вход которого подключен ко второму выходу второго дополнительного накопителя, другой; - 50 к выходу схемы сравнения, а выходы соединены с третьими входами коммутаторов, выходы которых подключены ко входам блока выборки информации.На чертеже изображена структур ная схема предлагаемого ЗУ.Устройство содержит регистр 1 адреса, основной накопитель 2, пер 254вый 3 и второй 4 дополнительныенакопители, схему 5 сравнения, коммутаторы 6, блок 7 выборки информации и дешифратор 8 кода заменяемого числа,Первый и второй входы схемы сравнения подключены соответственно кодному из выходов регистраи перво"му выходу накопителя 4, .второй выход которого соединен с первым входом дешифратора 8, второй вход ко-торого подключен к выходу схемы .5сравнения. Первые, вторые и третьивходы коммутаторов 6 подключены соответственно к выходам накопителя2, выходу накопителя 3 и выходамдешифратора 8. Накопитель 2 имеетвыходы 9 -9,Устройство работает следующимобразом.При считывании поступающий нарегистр 1 по входу 10 код адресасодержит две группы разрядов; А старших разрядов, поступающих на регистр1 одновременно, и В яладших разрядов,поступающих значительно позже разрядов А.Разряды А поступают на накопитель2 и выбирают на его выход одновременно К=2 слов по К разрядов. В случае.Висправной работы накопителя 2 все Кслов передаются через коммутаторы 6на блок 7 который под управлениемпришедших позже В младших разрядоввыдает на выходе 1 одно из считанных из накопителей 2 слов, длинойВ разрядов, которое после проверкиблоком контроля 1,не показан) передается на обработку.Если в выдаваемом на выходе 11слове обнаружена ошибка, вызваннаяотказом ячейки памяти накопителя 2,то правильная информация этого словазаписывается в накопитель 3, а всеразряды его кода адреса фиксируютсяв накопителе 4.В дальнейшем при считывании из ЗУпо какому-либо адресу, в соответствии с кодом разрядов А происходитпараллельная выборка К слов из накопителя 2, одного слова из накопителя 3 и кода неисправного адресаиз накопителя 4. Схема 5 сравненияпроизводит сравнение только разрядовА , т.е, не ожидает прихода оставшихся В разрядов. В случае совпадения А разрядов, поступивших при считывании на регистр 1, с А разряда -ми, хранимыми в накопителе 4, схема826425 раж 645 э 2519/72 одписно В Патент", г. Ужгор Проектн 5 сравнения выдает сигнал включения на дешифратор 8.Одновременно с этим на первый вход дешифратора 8 из накопителя 4 поступает записанная ранее информация В разрядов неисправного адреса На одном иэ выходов дешифратора 8, возникает сигнал, по которому соответствующий коммутатор 6 пропускает вместо слова, считанного из накопителя 2, слово из дополнительного накопителя 3, а остальные коммутаторы 6 пропускают на входы блока 7 информацию из накопителя 2. Если затем на блок 7 от регистра 1 поступают разряды В, совпадающие со считанными из накопителя 4, то на выходе 11 будет выдано слово из дополнительного накопителя 3. Если разряды В на регистре 1 и считанные из накопителя 4 не совпадают, на выходе 11 будет выдано соответствующее слово из накопителя 2.Таким образом, не ожидая анализа поступающих в ЗУ позже разрядов В кода адреса, осуществляется блокиров. ка неисправных ЯП основного накопителя 3 и замена из на исправные, т.е. повышается быстродействие устройства. Формула изобретения Запоминающее устройство с блокировкой неисправных ячеек памяти,"сб 6 держащее основной И дополнительные накопители, регистр адреса, схему сравнения, коммутаторы и блок выборки информации, причем .один из выхо дов регистра адреса подключен ко входам основного и первого дополнительного накопителей и к первым входам схемы сравнения и второго доцолнительного накопителя другой выход й регистра адреса соединен со вторым входом второго дополнительного накопителя и одним из входов блока выбор-. ки информации, первые входы коммутаторов подключены к выходам основного М накопителя, вторые-к выходу первого дополнительного накопителя, первый выход второго дополнительного накопителя соединен со вторым входом схемы сравнения, о т л и ч а ю " 26 щ е е с я тем, что, с целью повышениябыстродействия устройства, оно содержитдешифратор кода заменяемого числа, один вход которого жц- ключен ко второму выходу второго И дополнительного накопителя, другойк выходу схемы сравнения, а выходы соединены с третьими входами коммутаторов, выходы которых подключены ко входам блока выборки информации. 39 Источники информации, принятые во внимание при экспертизе1. Патент США В .3748653, кл. 340- 73, опублик. 1973,2. Патент Франции В 2312837, кл. 6 11 С 11/00, онублик,.1977 (прототип).