Устройство для детектирования сигналов с фазоразностной манипуляцией

,769759 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВЪ Союз Советских Социалистических Республик(51) М, Кл,з Н 041. 27/22 с присоединением заявки сударственный комите,4(088,8) 43) Опубликовано 07.10.80. Бюллетень Ме 3 45) Дата опубликования описания 07,10.8 открыт И рудко ииневскии В. Цвигун 71 ител 54) УСТРОЙСТВО ДЛЯ ДЕТЕКТ СИГНАЛОВ С фАЗОРАЗНОС МАНИПУЛЯЦИЕЙ(72) Авторы изобретения В. Г. Квачев, ф,Изобретение относится к элект росвязи и может использоваться в системах передачи дискретной информации.Известно устройство для детектирования сигналов с фазоразностной манипуляцией, содержащее вычислительные блоки, соединенные с первым сумматором, выход которого подключен к решающему блоку через последовательно соединенные генератор линейно изменяющегося напряжения, компаратор, переиножитель, интегратор и второй сумматор 11.Однако известное устройство имеет недостаточную помехоустойчивость.Цель изобретения - повышение помехоустойчивости.Для этого в устройство для детектирования сигналов с фазоразностной манипу ляцией, содержащее вычислительные бло. ки, соединенные с первым сумматором, выход которого подключен к решающему блоку через последовательно соединенные генератор линейно изменяющегося напряжения, компаратор, перемножитель, интегратор и второй сумматор, ввЕдены два инвертора, три ключа, блок памяти, блок определения знака опорного сигнала, выход которого через первый ключ подключен и второму входу второго сумматора, выход которого подключен к входам блока определения знака опорного сигнала и блока памяти, а выход последнего через один инвертор соединен с третьим входом второго сумматора, управляющий вход второго 5 ключа соединен с управляющим входомтретьего ключа и выходом одного вычислительного блока, а выход второго ключа подключен к четвертому входу второго сумматора, выход третьего ключа подклю- )10 чен к управляющему входу перемножителя, на сигнальные входы третьего ключа подан опорный сигнал непосредственно и через другой инвертор, кроме того на сигнальные входы превого, второго ключей, иб второго сумматора, решающего блока поданы соответствующие опорные сигналы, при этом вход другого вычислительного блока соединен с вторым входом компаратора.Зт На чертеже приведена структурнаяэлектрическая схема предложенного устройства.Устройство для детектирования сигналов с фазоразностной манипуляцией содер жит вычислительные блоки 1, 2, первыйсумматор 3, генератор 4 линейно изменя.ющегося напряжения, компаратор 5, пере- множитель 6, интегратор 7, второй сумматор 8, два пнвертора 9, 10, первый, второй р 0 и третий ключи 11, 12, 13, блок 14 опредеб 0 55 3лепия знака опроного сигнала, блок 15 памя пи, реша ющий блок 16.Устройство работает следующим образом.Поступающие на вход устройства из блока вычисления корреляции (не показанного на чертеже) синфазная и квадратурная составляющие сигнала принимаемой посылки попадают на соответствующие вы. числительные блоии 1, 2, Выходы ьычисли. тельных блоков 1, 2 объединены на сумматоре 3, в котором определяют сумму модулей этих составляющих.Сигнал с выхода сумматора 3 управляет генератором 4 линейно изменяюгцегося напряжения, где заданной величине напряжения ставится в соответствие наклон прямой пропорционального изменения напряжения. Это, изменяющее по линейному заксну напряжение из генератора 4, по падает совместно со значением одной из составляющих сигнала на компаратор 5, где по сопоставлению, напряжений, подаваемых на его входы вырабатывают интервал времени т (, ), дропорциональпый фа зе принимаемой посылки . Далее, во временном интервале, прямо пропорциональном одной из составляющих входного сигнала и обратно пропорциональном сумме модулей обеих составляющих входного сигнала, на перемножителе 6 производят пе 1 ремножение опорного напряжения, которое подают через ключ 13 непосредст,венно или через инвертор 9 в зависимости от знака другой составляющей входного сигнала. Знак поступает из вычислительного блока 2. Напряжение с выхода перемножителя 6 при обработке принимаемой посылки накапливается за оговоренный про. межуток времени интегратором 7, пропорциональным функции 11 р= 1 (ср), Такое же напряЖение Б.= 12 (Ч)п - 1 ) для задержанной посылки получают далее за счет хранения ранее вычисленного напряжения в блоке 15. памяти,На второй сумматор 8 аналоговых величдн кроме напряжения с выхода интегратора 7 подают целый ряд других напряжений, Перемножитель 6 и второй сумматор 8 позволяют произвести все необходимые вычисления по опрвделению разности фаз (11 гр - 1 Лр, 1 ), При этом опорное напряжение 11 = 1 (О) поступает непосредственно на второй сумматор 8, опорное напряжение 1.1 = 21 (О) подают через управляемый знаком другой составляющей входного сигнала, который поступает пз вычислительного блока 2, второй ключ 12, опорное напряжение Ь =: 41 (О) приходит на вход второго сумматора 8 че рез первый ключ 11, управляемый блоком 14 определения знака, который в зависимости от знака напряжения на выходе второго сумматора 8 соответствующим об 5, 10 16 2 О 25 30 35 4,0 45 50 55 разом включает это опорное напряжение.Запомненное в блоке 15 памяти напряжение, пропорциональное задержанной посылке через инвертор 10 с знаком противоположным вычисленному подают на второй сумматор 8, тем самым вычитая его из вычисленного, поступающего на второй сумматор 8 из интегратора 7.Следует отметить, что все перечисленные опорные напряжения на схеме могут быть податны от одного источника опорного напряжения через общий делитель напряжений, выполняющий необходимое масштабирование напряжений под конкретные параметры вычислительных схем.Обработку сигнала в данном устройстве производят последовательно до времени, что, как указывалось, невозможно осуще- СтВИтЬ В уетрОйстВЕ-ПрОтОГГиП. ОЧЕВИДНО, что последовательная обработка сама по себе несет существенную экономию оборудования, кроме того, позволяет почти урав,нять вычислительные погрешности при обработке принимаемой и воссоздании задержанной посылки.С выхода второго сумматора 8 напряжение, пропорциональное разности фаз соседних посылок подают на решающий блок 16, где производится сравнение полученного напряжения с эталонами напряжений, пропорциональными заданным углам манипуляции, и на основаниями порогового решения выявляют переданные символы информации.По существу вычисления в решающем блоке 16 аводятся к установлению однозначного соответствия между полученным напряжением пропорциональным суммарной угловой мере, с совокупностью т вариантов разностей фаз, априорно известных на приеме. Объем совокупности вариантов разности фаз, в общем случае, определяется кратностью манипуляции и дидом манипуляционного кода, заложенного на передаче.Таким образом, введение в объекты но вых, отличных от прототипа операций и изменение структурной схемы устройства позволяют расширить динамический диапа зон приемника, и тем самым улучшить его помехоустойчивость.Кроме того, достигнута универсальность устройства благодаря возможности приема фазоманипулированных сигналов с произвольной кратностью манипуляции и любым манипуляционным кодом. Ф ор мул а изобретения Уатройство для детектирования сигналов с фазоразностной манипуляцией, содержащее вычислительные блоки, соединенные с первым сумматором, выход которого подключен к решающему блоку через последовательно соединенные генераторРедактор Н. Тимонин орректор О. Тюрина Подписно абаз 6732 Изд.478ЦНИИПИ Государственного кпо делам иаобретенпй и113 О 35, Москва, Ж.35, Раушс ираж 729 митета СССткрытииая наб., д 4 Загорская типография Упрполиграфиздата Мособлиополкома 5Линейно изменяющегося напряжения, ком паратор, перемножитель, интегратор и второй сумматор, отличающееся тем,что,с целью повышения помехоустойчивости, введены два инвертора, Три ключа, блок па мяти, блок определения знака опорного сигнала, выход которого через первый ключ подключен к второму входу второго сумматора, выход которого подключен к входам блока определения знака опорного 1 п сигнала и блока памяти, а выход последнего через один инвертор соединен с третьим входом второго сумм атор а, управляющий вход второго ключа соединен с управляющим входом третьего ключа и выходом од ного вычислительного бло 1 ка, а выход второго ключа подключен к четвертому входу вто 1 рсго сумматора, выход третьего ключа подключен к управляющему входу. перемножителя, на сипнальные входы третьего ,ключа подаи опорный сигнал непосредственно и через другой инвертор, кроме того на сигнальные входы первого, второго ключей, второго сумматора, решающего блока поданы соответствующие опорные сигналы, при этом вход другого вычислительного блока соединен с вторым входом компаратора. Источники информации,при 1 нятые во внимание при экспертизе;