Устройство для контроля памяти

Союз Советских Социалистических Республик(61) Дополнительное к авт. свид-ву(22) Заявлено 13. 07. 78 (21) 2641366/18-24 с присоединением заявки М(23) ПриоритетОпубликовано 300780. Бюллетень М Дата опубликования описания 020880(51)М. (л. Я 11 С 29/00 Государственный комитет СССР ио делам изобретений и открытий(54) СТРОИСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ Изобретение относится к запоминающим устройствам.Известно устройство для контроля памяти, использующее ЦВМ для задания последовательности выбираемых адресов, видов операций, хранения и обработки результатов 111 .Недостатком этого устройства является невысокое быстродействие при контроле блоков памяти с малым временем обращения.Наиболее близким техническим решением к предлагаемому является устройство для контроля памяти, содержащее формирователь тестовых сигналов, формирователь сигналов записи и Считывания, блок останова, схему сравнения, регистр числа, блок управления, триггер, первый и второй регистры адреса, блок местного управления и коммутатор, причем входы регистров адреса подключены соответственно к первому и второму выходам блока управления, а выходы - к одним из входов коммутатора, вход формирователя тестовых сигналов соединен с третьим выходом блока управления,а выходы соединены соответственно с одним из входов регистра числа и первыми входами схемы сравнения и формирователя сигналов записи исчитывания, вторые входы которыхподключены соответственно к выходурегистра числа и первому выходу бло ка местного управления, второй выходи вход которого подключены соответственно ко входу блока управления и выходу блока останова, вход которогосоединен с выходом схемы сравнения, 10 четвертый выход блока управленияподключен ко входу триггера 21.Однако в этом устройстве не обеспечена возможность производить регенерацию содержимого запоминающих 15 ячеек при контроле динамической памяти.Цель изобретения - расщирение области применения устройства за счетобеспечения возможности регенерации 20 содержимого запоминающих ячеек приконтроле динамической оперативнойпамяти.Поставленная цель достигаетсятем, что устройство содержит третий 25 регистр адреса, элементы Й, элементНЕ и формирователь сигналов регенера"ции, входы которого подключены соответственно к третьему выходу блока местного управления и пятому виХР" 30 ду блока управления, а первый выходсоединен со входом элемента НЕ и одним из вхОдов первого элемента И,другой вход которого подключен квыходу триггера, входы третьего регистра адреса подключены соответственно ко второму выходу формирователясигналов регенерации и шестому выходублока управления, а выход соединен содним из входов второго элемента И,другой вход которого соединен с выходом элемента НЕ и третьим входом формирователя сигналов записи и считывания, выходы элементов И подключенык другим входам коммутатора.На чертеже изображена структурнаясхема предлагаемого устройства,Устройство содержит формирователь1 сигналов регенерации, первый регистр2 адреса, блок 3 управления, блок 4местного управления, первый элемент5 И, элемент б НЕ, второй элемент 7 И,коммутатор 8, второй 9 и третий 10регистры адреса, триггер 11, формирователь 12 сигналов записи и считывания, формирователь 13 тестовых сигналов, регистр 14 числа, схему 15 сравнения, блок 16 останова,Входы регистров 2 и 9 подключены кпервому и второму выходам блока 3, авыходы - к одним из входов коммутато ра 8. Вход формирователя 13 соединенс третьим выходом блока 3, а выходысоединены соответственно с одним извходов регистра 14 и первыми входамисхемы сравнения 15 и формирователя12, вторые входы которых подключенысоответственно к выходу регистра 14и первому выходу блока 4, второй выход и вход которого подключены соответственно ко входу блока 3 и выходублока 16, вход которого соединен свыходом схемы 15 сравнения. Четвертыйвыход блока управления подключен ковходу триггера 11. Входы Формирователя 1 подключены соответственно к третьему выходу блока 4 и пятому выходублока 3, а первый выход. соединен совходом элемента б НЕ и одним из входов элемента 5 И,другой вход которогоподключен к выходу триггера 11,Входырегистра 10 подключены соответственноко второму выходу Формирователя 1 ишестому выходу блока 3, а выход соединен с одним из входов элемента 7 И,другой вход которого соединен с выходом элемента б НЕ и третьим входомФормирователя 12, Выходы элементов 7и 5 И подключены к другим входамкоьвутатора 8,Устройство работает следующим образом,Перед контролем динамического оперативного запоминающего устройства в Формирователе 1 производится установка периода следования тактов регенерации 1ТР40 45 50 55 60 Разрешающий сигнал с выхода элемента б НЕ поступает на блок 12 формирования сигналов записи и чтения и этот блок выдает на выход устройства сигнал чтения, по которому в выбранной строке или столбце проверяемой памяти регенерируется содержимое запоминающих ячеек, После окончания такта регенерации производится переключение формирователя 1, после чего он снова выдает разрешающий сигнал на элемент 5 И и элемент б НЕ. Триггер 11 оказывается опять подключенным к коммутатору 8 и подача адреса с регистров 2 и 9 на выход устройства продолжается с прерванного момента. По истечении второго периода С снова происходит подобная смена сигналов на формирователе 1 и следует регенерация содержимого второй строки или столбца, адрес которого соответствует состоянию третьего регистра 10. Использование третьего регистра адреса, элемента НЕ, элементов И и Формирователя сигналов регенерации позволяет расширить область применения описанного устройствагде Т - паспортное время храненияданных в динамическом ОЗУ;Р - количество строк или столбцовв матрице памяти, по которым производится регенерация содержимого ячеек.В исходном состоянии регистр 10адреса устанавливается в нулевоесостояние сигналом из блока 3 управления. Переброс состояния регистра 10 производится в каждом такте регенерации сигналом из Формирователя 1, который запускается калиброванными сигналами времени из блока 4 местного управления. В начальный моментвремени после запуска устройства фор мирователь 1 выдает разрешающий сигнал на элемент 5 И и элемент б НЕ.После инвентирования в элементе б НЕ этот сигнал закрывает элемент 7 И и сигналы адреса с регистра 10 20 на коммутатор 8 не поступают. Сигналами из блока 3 управления производится перебор состояний регистров 2 и 9, выходные сигналы которых в зависимости от состояния триггера 11 подаются через коммутатор 8 на выход устройства. По истечении времени 1 формирователь 1 выдает запрещающий сигнал на элемент 5 И и элемент б НЕ. Управляющие сигналы триггера 11 на коммутатор 8 не поступают и оба регистра 2 и 9 отключаются от входа устройства, Запрещающий сигнал из формирователя 1 инвентируется элементом б НЕ в разрешающий для элемента 7 И, через который на коммутатор 8 и выход устройства поступает адрес первой строки или столбца.752499 30 Формула изобретения Устройство для контроля памяти, содержащее формирователь тестовых сигналов, формирователь сигналов записи и считывания, блок останова,схе му сравнения, регистр числа, блок управления, триггер, первый и второй регистры адреса, блок местного управления и коммутатор, причем входы регистров адреса подключены соответственно к первому и второму выходам блока управления, а выходы - к одним из входов коммутатора, вход формирователя тестовых сигналов соединен с третьим выходом блока управления, а выходы соединены соответственно с одним из входов регистра числа и первыми входами схемы сравнения и формирователя сигналов записи и считывания, вторые входы которых подключены соответственно к.выходу регистра чис- ла и первому выходу блока местного управления, второй выход и вход которого подключены соответственно ко входу блока управления и выходу блока останова, вход которого соединен 25 с выходом схемы сравнения, четвертый выход блока управления подключен ко входу триггера, о т л и ч а ю щ ее с я тем, что, с целью расширения области примененИя за счет обеспечения возможности регенерации содержимого запоминающих ячеек при контролединамической памяти, оно содержиттретий регистр адреса, элементы И,элемент НЕ и формирователь сигналоврегенерации, входы которого подключены соответственно к третьему выходу блока местного управления и пятому выходу блока управления, а первыйвыход соединен со входом элемента НЕи одним из входов первого элемента И,другой вход которого подключен к выходу триггера, входы третьего регистра адреса подключены соответственноко второму выходу формирователя сигналов регенерации и шестому выходублока управления, а выход соединенс одним из входов второго элемента И,другой вход которого соединен с выходом элемента НЕ и третьим входомформирователя сигналов записи и считывания, выходы элементов И подключены к другим входам коммутатора.Источники информации,принятые во внимание при экспертизе1. "Электроника", 1969, М 18,с. 25-24,2. Авторское сивдетельство СССРпо заявке У 2539868 /18-24,кл.С 11 С 29/00, 01.11.77. ЦНИИПИ Заказ 4775/25 Тираж 662 Подписное филиал ППП Патент",г. Ужгород, ул, Проектная,4