Запоминающее устройство

"Ч 4 В -Т 1 тХИБЧЕт"ЙГДЕтез 46 ОП ИСИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Саветсних Социалистических Республик(45) Дата опубликования описания 30.07.80 Государственный комитет 53) УДК 681.327.6(088.8) делам изобретении и отнрытнй 72) Авторы из обретен и И. Васин и В, С. Грабаров 1) Заявител(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к запоминающим устройствам с матричной системой выборки.Известны запоминающие устройства (ЗУ), содержащие накопитель, дешифратор выборки адреса, формирователи выбор ки 11. Недостатком известных ЗУ является ограниченное быстродействие, которое определяется циклом обращения, состоящим из тактов считывания Ти записи Тоц, 10Наиболее близким к изобретению по техническому решению является ЗУ 21, содержащее адресные шины, регистр адреса, дешифратор адреса, выход которого через формирователи токов считывания - записи 1 я подключается к матричному накопителю. Рабочий цикл этого ЗУ состоит из двух тактов считывания и записи Тц - То, + Т, т. е. быстродействие ЗУ ограничивается наличием двух тактов в рабочем цикле. 20Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в запоминающее устройство, содержащее регистр адреса, дешифратор адреса, выход 25 которого через формирователи токов считывания - записи подключен к матричному накопителю, введена схема сравнения, первый вход которой подключен к входу устройства, второй вход - к выходу регистра ад реса, а выход схемы сравнения подсоединен к разрешающему входу регистра адреса. Это обеспечивает работу ЗУ с совмещением такта записи по выбранному адресу с тактом считывания по следующему.На фиг. 1 представлена схема ЗУ.Она содержит адресные шины 1, подключенные к преобразователю 2 адреса, выход которого соединен с регистром 3 адреса и схемой 4 сравнения, Выход регистра адреса соединен с вторым входом схемы сравнения и входом дешифратора 5 адреса, а выход схемы сравнения - с разрешающим входом регистра 3 адреса. Выход дешифратора адреса подключается через формирователь 6 токов счптывания - записи к матричному накопителю 7. Входом устройства является общий вход регистра адреса и схемы сравнения,Работает ЗУ следующим образом.При обращении к ЗУ двоичный код адреса по шинам 1 поступает на преобразователь 2 адреса, с выхода которого двоичный код той же разрядности, но преобразованный в соответствии с алгоритмом преобразования последнего перебора адресов (счетный режим работы регистра адреса центрального вычислителя) в последовательный, упорядоченный по определенному критерию перебора шин выборки матричного накопителя 7 поступает на регистр 3 адреса, где он запоминается и подается на вход дешифратора 5, в котором двоичный адрес преобразуется в униполярный код, управляющий работой формирователей б токов счи тывания - записи.На фиг. 2 приведена схема накопителя и формирователей.В такте считывания возбуждается пара формирователей тока считывания 1 У 1 Х,10 по координатам У = Х и выбирается шина выборки накопителя Ш В момент времени 1=ттакт считывания заканчивает 2ся и начинается такт записи (регенерации), 15 во время которого возбуждаются формирователи тока записи 1 Уи 1 Хзп В тот же момент времени на вход ЗУ поступает новый адрес, который после преобразования поступает на первый вход схемы 4 сравне ния, на второй вход которого подан предыдущий адрес с регистра 3. При этом возможны два режима,Режим 1. Критерий сравнения предыдущего и последующего адреса выполняется. 25 Схема 4 сравнения выдает разрешающий сигнал приема нового адреса на регистр 3. После дешифрации нового адреса в такте записи по предыдущему адресу начинается такт считывания по новому (последую щему) адресу, При этом возбуждаются формирователи тока считывания 2 У, 2 Х, и выбирается шина накопителя Ш, В момент времени 1 = Тц заканчивается такт записи по первому адресу и такт считывания по второму и начинается такт записи по второму адресу, во время которого возбуждаются формирователи 2 У,и 2 Х,П. В этот же момент времени на вход ЗУ поступает новый адрес и процесс повторяется: третий адрес сравнивается со вторым и при выполнении критерия сравнения возбуждаются формирователя ЗУ,Ч и ЗХ, т. е. выбирается шина Ш,. В этом режиме ЗУ рат,ботает с циклом , если критерий срав 2пения адреса выполняется: каждый последующий адрес отличается от предыдущего так, что возбуждаются другие координаты Х и У накопителя.Режим 2. В этом режиме критерий сравнения не выполняется и ЗУ работает с обычным циклом Т= Т+ Т,п, так как прием нового адреса на регистр 3 разрешается только после окончания такта записи по предыдущему адресу.Таким образом, использование предложенного технического решения позволяет при обмене информацией ЗУ с процессором в счетном режиме работы получить вдвое большее быстродействие. Ф о р мул а изобретенияЗапоминающее устройство, содержащее регистр адреса, дешифратор адреса, выход которого через формирователи токов считывания - записи подключен к матричному накопителю, отличающееся тем, что, с целью повышения быстродействия устройства, в него введена схема сравнения, первый вход которой подключен к входу устройства, второй вход подключен к выходу регистра адреса, а выход схемы сравнения подключен к разрешающему входу регистра адреса.Источники информации,принятые во внимание при экспертизе 1. Шигин А. Г. и др. Цифровые вычислительные машины. М. Энергия, 1975,2. Вопросы радиоэлектроники, 1974, сер. ЭВТ, вып. 5, с. 25,752468 Составитель В, МуратовРедактор И. Грузова Техред А, Камышникова Корректоры; Л, Слелряи Н. федорова Заказ 1454/5 НПО Поиск ография, пр. Сапунова, 2 Изд.393 Тираж 673сударственного комитета СССР по делам из 113035, Москва, Ж, Раушская наб., д, 4 Подписи о етений и открытий