Программируемая логическая матрица

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советски кСоциалистические(23) Приоритет ФСТР ле делам нзебретеннй н еткрьпнй6.80. Бюллетень Рй 2 бликовано 0 1.327. Дата опубликования описания 09,06,80.8 Авторыобретеии нскии ксеенко и Б. И(71) Зиявител ПРОГРАММИРУЕМ АЯ ЛОГИ ческой сушпрограм 31, пост и состояулярных1 х и т выкаждыми риц связаны которым являются чител ьногопри перегой, снижает упрощение разм ется тем,ескую матдеш ифр ат ор,оеаиненныхровшин с вя Изобретение относится к области авто-- Наиболее близким по техни матики и вычислительной техники и может ности к изобретению является найти применение при разработке програм мйруемая логическая матрица мируемых логических матриц для управле роенная на МОП-транзисторах ния дискретными устройствами. щая из двух взаимно перпенди матриц. Она содержит к вход Известны программируемь 1 е логические ходных сигнальных щин. Между матрицьтнаМОП-транзисторах Ц и 2, со - двумя входными шинами распо стоящие из двух взаимно перпендикулярных щая земляная шина,матриц. Первая матрица представляет со- Недостатки известных мат бой.дешифратор к-разрядного входного сло- с ихразмерами, требования к 1.0 ва, имеющий т 1 выходов, а вторая - поле при реализапии их на БИСах памятиттт -разрядных выюдных слов. Кон- очень жесткими; Наличие зна етруктивно матрицы построейы из парал-числа конгактов, необходимых лельно.расположенных диффузионных шин, . ходе от одной матрицы к дру 15 между котбриьщ могут бйть включенынадежность матрицы. траизйсторы, Между каждыми двумя вы- Целью"иэобретения являетс ходными.шинами расположена общая (эем- матрицы за счет уменьшения,. пиная) шина, что приводит к увеличению" при интегральном исполнении. йлощадй, занимаемой программируемой ло- Поставленная цель достигагической матрицей при ее реализации на что в программируемую логич большой интегральной схеме (БИС)пло- риду, содержащую матричный.щадь БИС- основной фактор, влияющий состоящий иэ входных шин, с на ее стоимость). с затворами МОП-транзисто. 3 7396зи и шины нулевого потенциала, и матричный формирователь слов, состоящий иэразрядных шин, выходной шины и МОПтранзисторов одного из столбцов матричных дешифратора и формирователя слов5подключены соответственно к одной из шиисвязи и шине нулевого потенциала, стокиМОИ-транзисторов других столбцов матричных дешифратора и формирователя словсоединены с другими шинами связи соответственно, введен распределитель импульсов, выходы которого соединены с сс.ответствующими разрядными шинами изатворами МОП-транзисторов матричногоформирователя. слов; а истоки МОП транзисторов других столбцов матричных дешифратора и формирователя слов подключены ксоответствующим шинам связи.На чертеже изображена схема предложенной матрицы,гоПрограммируемая логическая матрицасодержит матричный дешифратор 1, состоящий из входных шин 2, шин 3 связи,шины 4 нулевого потенциала и МОПтранзисторов 5, матричный формирователь 25слов 6, состоящий иэ разрядных шин 7,выходной шины 8 и МОП-транзисторов 9,и распределитель импульсов 10.Входные шины 2 пересекают о + 1шины связи 3, между которыми могутбыть расположены транзисторы. Перваяиз+ 1 шин является выходной шиной9 с нагрузочным транзистором 11, апоследняя . - шиной нулевого потенциала4.т разрядных шин 8 включены параллельно упомянутым входным шинам 2.Для упрощения чертежа приведенаматрица с потенциальным питанием, однако,. все сказанное относится и к матрице с динамическим питанием.Программируемая логическая матрица работает следующим образом. На квходных шин 2 поступает к разрядноевходное слово, являющееся адресом т;разрядного выходного слова. При этомгруппа транзисторов, включенная междуопределещыми с мя шинами связи запирается и па ю:оде 12 возникает ситпал "1, После этого нам шин поступает последовательность импульсов сраспределителя импульсов. При этом навыходе 12 возникает сигнал Оф в случае цоявпения импульсов на тех шинах,длякоторых в данной паре шин связийрисутствуют транзисторы. Транзисторына уй шинах 7. проставляются в соответ 51 фствии с инверсным кодом выходного Ф- разрядного слова.Таким образом, после прохождения импульсов на выходе 12 появляется последовательный код го -разрядного слова. В течение выборки всего-разрядного слова состояние к входных шнн , не изменяется.Предложенная реализация программируемой логической матрицы увеличивает надежность ее работы при ее реализации на МОП-БИС. Повышение надежности обеспечивается исключением контактов, необходимых при переходе от одной матрицы к другой при традиционной реализации. А размеры матрицы сокращаются в 1,5 раза, что снижает ее стоимость,Формула изобретенияПрограммируемая логическая матрица, содержащая матричный дешифратор, состоящий из входных шин, соединенных с заь. вором МОП-транзисторов, шин связи и шины нулевого потенциала, и матричный формирователь слов, состоящий из разрядных шин, выходной шины и МОП-транзисторов, причем стоки и истоки МОП-транзисторов одного из столбов матричных дешифратора и формирователя слов подключены соответственно к одной из шин связи и шине нулевого потенциала, стоки МОП- транзисторов других столбцов матричных дешифратора и формирователя слов соединены с другими шинами связи соответственно, о т л и ч а ю щ а я с я тем, что, сцельюупрощения матрицы, она содержит распределитель импульсов, выходы которого соединены с соответствующими разрядными шинами и затворами МОП-транзисторов матричного формирователя слов, а истоки МОП-транзисторов других столбцов матричных дешифратора и формировагеля слов подключены к соответствующим шинам связи.Источники информации,принятые во внимание при экспертизе1, ЕЭЙ/БЕЕ 1972, у, 17, % 6.2, фСогороЪег Эеь 1 дв бесепсЬег1973.3. фЭлектронная техника", сер. 3.Микроэлектроника. вып, 5 (53), с. 2226 (прототип) .730651 Составитель В. ГордоноваРедактор Л, Утехина Техред Ж. Кастелевич Корректор Е. Папи аз 2951/4 филиал ППП "Патентф, г Ужгород, ул, Проектная, 4 Тираж 662 ИПИ Государственного по делам изобретений 5, Москва, Ж, РаПодпи омитета СССР открытий щская наб., д. 4/