Блок выборки для интегральных запоминающих устройств с переменной длиной слова

(72) Авторы изобретен и СедоваЧерни цки Синдаловский й 7 арственное Союзное конструкторск по проектированию счетных машин хнологическое 84) БЛОК ВЫБ УСТРОЙСКИ ИНТЕГРАЛЬНЪХ ЗАПОМИН С ПЕРЕМЕННОЙ ДЛИНОЙ СЛ памяти. Например, если информационное слово больше ячейки ОЗУ, го его нужно разбить на части и записывать по разным адресным ОЗУ, если меньше - то запись в ОЗУ производится с помошью логических операций. Это усложняег работу програм миста при нацнсаняи программ.Наиболее близким техническим решением к данному изобретению является устройство, содержащев запоминающую матрипу, дешифратор столбпов, дешифратор строк, регистр адреса и счетчик адреса, в котором несколько младших разрядов (в данном случае - грн) регистра адреса выполнены в виде счетчика адреса 2 ,.10 Такая схе бить всю зон вой разряднос не позволяет ячейки произ недостаткомЦелыр из ннф ормацнонн Изобретение относится к области автоматики и вычислительной техники и пред,( назначено для применения в оперативныхЗУ в интегральном исполнении.Известно.оперативное запоминающее устройство (ОЗУ) в интегральном испол ;некии, содержащее матрицу из однобитных ячеек памятиНаличие такой матрицы позволяет производить запись (или считывание) одного бита информации в ячейку (или из ячейки) с произвольно-заданнымадресом 1 .Йля увеличения разрядности запоминаемых информационных слов используют параллельное включение однобитных ОЗУ, адресные и уцравляюшие шины которых параллельно объединяют, В етом случае, разрядность слова равняется числу запоминающих устройств, и следовательно, постоянна Использование такого блока запоминающих устройств для хранения информации с переменной разрядностью, яли с разрядностью не равной числу ЗУ, приводит к нерациональному использованию ма адресации позволяет разу памяти на ячейки одинакоти, Однако его устройство разбивать память ОЗУ на вольной длины, что является такой схемы адресации, обретения является повышение ой емкости устройства.3 686084 4 достигается тем, начинается с адреса столбца, не совпа- - я интегральных за- дающего ни с одним из последних адрес переменной дли- сов данной строки, При записи нли считысчетчик адреса, мнии информации модифицируется содерен к адреснымши-. 5 жимое счетчика 3 адреса и при совпадеены соответственно нии номера адресуемого столбце с любым ов строк и столбцов, из адресов столбцов, записанных на реуправляюшую шины, гистре 6 адреса, в блоке 5 совпадения иЯ адреса, Регистр адресов вырабатымется управляющий сигемая логическая мат 10 нал, подается на управлякицую шину 8 и оединены с выхода- процесс записи (или считывания) заканвыходыс входа чимется, так как этот сигнал останавлиходы которого под- мет счетчик Э. Таким образом, адреса дам блока совпадения строк в матрице 7 могут преобразовыватькоторого соединены 1 ся в одинаковые или различные наборы а выход блока сов- номеров столбцов. Изменение границ ннючен к управляющей формационных ячеек в программируемой чика адреса. логической матрице осуществляется наитавлена блок схема,. более просто - изменением одного фотоства. 2 О шаблона в технологическом цикле соэд ит дешифратор 1 ния матрицы памяти. Поставленная цельчто в блок выборки длпоминающих устройствной слова, содержащийвход которого подключнам, а выходы соединс входами дешифраторвходные, выходные ивведены блок совпаденадреса и программирурице, входы которой сми счетчика адреса, ами регистраадреса, вьключены к одним вхоадреса, другие входы;с выходными шинами,падения адреса подклшине и к входу счетНа чертеже предспредлагаемого устройУстройство содержстолбцов, дешифратор 2 строк, счетчик3 адреса, блок 4 переменной адресации,состоящий из блока 5 совпадения адресов,регистра 6 адреса и программируемой Блогической матрицы 7, управляющую шину 8, шины адреса 9, выходные шины 10и выходные шины 11, матрицу памяти 12.Устройство работает следующим образом.Начальный адрес информационного словазаписымется по адресным шинам 9 всчетчик 3 адреса. Установленный адресчерез блок 2 дешифратора строк задаетадрес одной . строки из а -строк матрацы памяти 12, а через блок 1 дешифратора столбцов - адрес одного столбца изй -столбцов матрицы. Обращение к следующим битам информационного словаосуществляется последомтельным увеличе.(нивм номера столбца при постоянном номерв строки. После считывания информации с последнего столбца, устанавливает-ся адрес первого столбца, а номер строки увеличивается на единицу. Увеличениеномеров строк и столбцов осуществляетсяувеличением на единицу содержимого счет.чика 3 адреса При обращении к матрицепамяти с записью или считыванием адресстроки поступает-на вход блока 4 переменной адресации с шин матрицы 12. Каждый адрес строки преобразуется в программируемой логической матрице 7 в произвольный, но фиксированный для каждойстроки, набор адресов стодбцов. Наборадресов столбцов с матрипы 7 поступаетна регистр 6 адреса и запоминается нанем. Обрашение к матрице памяти всегда Предложенное устройствопозволяет: разбить всю зону запоминающей матрицы иа ячейки постоянной длины, равной раэ рядности информационных слов, принятой в системе; разбить зоны памяти на ячейки разной длины, дая хранения в каждой информационного слова соответствующей разряднос ти. Кроме того йрименеиие блока 4 переменной адресации позволит значительно повысить еффективность использоыния ОЗУ и рационально организовать в ОЗУ зоны служебных ячеек,Формула изобретения Блок выборки интегральных запоминающих устройств с переменной щтиной слова, содержащий счетчик адреса, вход которого подключен к адреснымшинам, а выходы соединены соответственно с входами дешифраторов строк и столбцов, входные, вы ходные и управлявшие шины, о т л ич а ю щ и й с я тем, что; с целью повышения информационной емкости устройства, он содержит блок совпадения адреса регистр адреса и программируемую логическую матрицу, входы которой соединены с выходами счетчика адреса, а выходы с входами регистра адреса, выходы которого подключены к одним входам блока совпадения адреса, другие входы которого соединены с выходными шинами, а выход блока совпадения адреса подключен к уп686084 ранляюшей шине и к входу счетчика адреса.Источнии информации, принятые во знимание при эсиертиэе Составитель Л. АмусьеааФКаменская Тек д Н. Бабурка Ко ето О. Билак Реда 1 П омитета С отрытий сая наб.,Тираж 6твен ногоретеннй и-35, Рауш одпнснССР 5 тент, г. Ужгород, ул. Проектная или аз 5469/51 ЦНИИПИ Госуд по делам н 13035, Мосвв