Запоминающее устройство с самоконтролем

(22) Заявлено 10. 07. 80(21) 2952858/18-24 (51) М, Кл.3 3 ЪнударстакнниЯ кнкетет СССР нв данаи нэобретеннЯ н открнтнЯ(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ Изобретение относится к запоминающим устройствам.Известно запоминающее устройство, выполненное в виде большой интегральной схемы БИС) информационной емкос 5 тью, например, 16 К одноразрядных слов 11).Недостатком этого запоминающего устройства является отсутствие в нем возможности самоконтроля и самовосстановления о случае возникновения дефектов.Наиболее близким техническим решением к изобретению является запо" минаюцее устройство с самоконтролем, содержащее накопитель, регистры адреса и числа и блок контроля на четность 12 1.Недостатком этого устройства является то, что в нем не происходит ис правление обнаруженных ошибок, что снижает надежность устройства.Цель изобретения - повышение надежности устройства за счет использования имеющейся информационной избыточности кристаллов серийных БИС., Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопитель, адресные входы которого подключены к выходам регистра адреса, а выходыко входам регистра числа и блока конт. роля на четность, введены Формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, причем управляющие входы накопителя подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены со входом второго элемента задержки, а другие обьединены и являются управляющим входом устройства, входы формирователя сигналов ошибки подключены соответственно к вы. ходам второго элемента задержки и блока контроля на четность ут 1 равлвющен входу устройства и выходом контроль.3 95140ного регистра, информационные входыкоторого соединены с выходами накопителя, а управляющий вход подключен куправляющему входу устройства, а также тем, что формирователь сигналовошибки содержит элементы НЕ-ИЛИ, И,НЕ-И, НЕ, второй элемент ИЛИ, второйтриггер и третий элемент задержки,причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, 10другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второйвход которого подключен к выходу элемента НЕ и одному из входов второго 15элемента НЕ-И, другой вход которогосоединен с выходом третьего элементазадержки, выходы элементов НЕ-И подключены ко входам второго элемента ИЛИ,выход которого соединен с одним извходов второго григгера, другой входкоторого соединен со входом третьегоэлемента задержки, входы элементов НЕ-ИЛИ, элемента НЕ и третьегоэлемента задержки и первый вход перво го элемента НЕ-И являются входами формирователя, выходами которого являются выход элемента И и другой выходвторого триггера,На фиг, 1 изображена структурнаясхема запоминающего устройства с самоконтролем; на фиг. 2 - структурнаясхема формирователя сигналя ошибки.Устройствосм. Фиг, 1) содержитнакопитель 1 с информационной емкос 35тью не менее чем в два раза превышающей требуемую для решения задач системы, регистр 2 адреса, регистр 3числа, блок 4 контроля на четность,конт рольный регистр 5, представляющий регистр последовательного сравнения, формирователь 6 сигналов ошибки, первый триггер 7, первый элемент 8задержки, первый элемент ИЛИ 9, второй элемент 10 задержки.45Устройство имеет адресные входы 11.информационные выходы 12, управляющий вход 13, выход 14 сигналов "Готовность, выход 15 сигналов "Разрешениесчитывания, выход 16 сигналов "Кратная ошибка", выход 17 сигналов нОдиночная ошибка", выход 18 сигналов дополнительного разряда кода адреса,выходы 19 сигналов "Неисправные разряды.Формирователь 6 сигналов ошибки(см, фиг. 2) содержит элемент НЕ-ИЛИ 20,элемент И 21, второй триггер 22, второй элемент ИЛИ .3, первый 24 и вто 6рой 25 элементы НЕ-И, элемент НЕ 26и третий элемент 7 задержки,Устройство работает следующим образом.В накопитель 1, состоящий из БИСоперативной или постоянной памяти,количество адресов в каждой из которых, по крайней мере, в два разапревышает необходимую для работы вычислительного устройства, тем илидругим способом записана информация(см, фиг. 1), причем в каждой пареадресов, отличающихся, например,старШим разрядом кода адреса БИС, информация одинакова, При считыванииинформации на входы запоминающегоустройства поступает от арифметического устройства ( на фиг. 1 не показано) код адреса по входам 11, который запоминается в регистре 2 и запрос по входу 13, который устанавливает блоки 5, 6 и 7 в исходное состояние и через элемент ИЛИ 9 подаетсяна входы выбора кристалла БИС. Приэтом происходит считывание ранее записанной информации по адресу, соответствующему поданному на входы БИСкоду адреса от регистра 2 и триггера 7; считанная информация записывается в регистр 3 и вместе с информацией с контрольного разряда поступает на входы блока 4, Если свертка помодулю два совпала с информацией,считанной из контрольного разряда,с выхода 15 в арифметическое устройство передается сигнал "Разрешениесчитывания", В противном случае сигнал "Разрешение считывания" не вырабатывается. Как в том, так и в другом случае производится повторноесчитывание информации из аналогичного адреса другой половины каждой БИС,для чего по истечении времени, определяемого задержкой запроса в элементе 8 задержки, формируется повторныйзапрос, поступающий на соответствующий вход каждой БИС через элементИЛИ 9, Этот же сигнал перебрасываеттриггер 7, в результате чего на соответствующем входе каждой БИС устанавливается код адреса, определяющийобращение к одноименным ячейкам другой половины БИС, в которых записаната же, что и при предыдущем обращении,исходная информация. Считанная информация также контролируется по модулюдва. В зависимости от результатовконтроля при первом и втором считывании возможны следующие вариэнты.951 ч 06 40 50 Одиночная 1 или любая некратная)ошибка зафиксирована только при первом считывании: тогда с выхода 17 варифметическое устройство и на пультоператора ( на фиг. 1 не показан) поступает сигнал одиночной ошибки и свыхода 13 - адрес половины массиваадресов. При повторном считывании навыходе 15 появляется сигнал "Разре"шение считывания", оОдиночная ошибка зафиксированатолько при повторном считывании. Навыходе 17 появляется сигнал одиночнойошибкина выходе 18 - адрес другойполовины массива адресов. В этом случае считанная в первом такте информация уже используется арифметическимустройством, а полученная с выходов 17и 18 информация об ошибке может бытьиспользована оператором или автоматом 2 одля контроля за состоянием резерва.Одиночная ошибка обнаружена припервом и втором считывании. Эта ситуация соответствует отказу основногои резервного адресов накопителя 1, 25 )и вопрос о дальнейшем его использовании решается в зависимости от наличия в системе других средств анализа и коррекции обнаруженной неисправ"ности, ЗО При первом и втором считывании контроль по модулю два показал отсутствие одиночных ( некратныхошибок, В этом случае арифметическое устройство использует информацию, З 5 полученную при первом считывании, но в запоминающем устройстве производится контроль на отсутствие кратных ошибок следующим образом. Информация при первом и втором считывании поступает на регистр 5 каждый разряд которого представляет собойтриггер со счетным входом, устанавливаемый в исходное состояние сигна" лом Запроспоступающим на вход 13 в 45 Если на триггер 7 подается два последовательных сигнала "Логический Он то состояние триггера 7 сохраняется, если два сигнала "Логическая 1", то состояние триггера 7 изменяется дважды и после второго считывания соответствует исходному, Поэтому на выходах 19 устанавливается сигнал "Логическая 1", что соответствует отсутствию неисправности во всех55 разрядах, Если в каких-либо разрядах информация при двух последовательных считываниях различается, то на выходах 19 этих разрядов устанавливается сигнал, инверсный по отношению к исправным разрядам, После второго считывания, момент окончания которого определяется элементом 10 задержки,. на вход формирователя 6 поступает разрешение формирования сигнала ошибки.При отсутствии ошибок на выходах 16 и 17 устанавливается (сохраняется) "0", свидетельствующий об отсутствии неисправности. Если в любой половине накопителя имеется одиночная ( не" кратная)ошибка, то на выходе 17 уста" навливается сигнал одиночной ошибки ("1 ) а на выходе 16 - "0", так как формирователь 6 формирует сигнал кратной ошибки только при несравнении сигналов считывания в разрядах при условии отсутствия ошибки при контроле по модулю два, При появлении, крат" ной ошибки, характеризуемой появлени" ем сигнала несравнения в разрядах при отсутствии ошибки при контроле по модулю два на выходе 17 сохраняется "0", а на выходе .16 появляется "1".С выходов 19 в арифметическое устройство и на пульт оператора выводится информация о неисправных разрядах для оценки состояния накопителя 1 и принятия мер по корректировке кратных ошибок, если в системе предусмотрены необходимые для этого аппаратные или программные средства. Разрешение на последующие обращения к памяти па. окончании второго считывания и операции контроля выдается по выходу 1 ч,Как это следует из рассмотренного принципа действия, запоминающее устройство требует для выполнения операции полного контроля двух тактов обращения. В подавляющем большинстве случаев системного использования памяти это не приводит к ощутимому снижению быстродействия системы, так как полная задержка на один такт возникает только в случае неисправности впервой половине накопителя и при непрерывных обращениях к памяти с максимальной частотой, Последнее является маловероятным, так как после такта считывания из памяти происходит обработка считанного сигнала в арифмети.ческом устройстве, Кроме того приреализации описанного устройства могут быть использованы БИС ЗУ с быстролействием, пре:,ышающим требуемое длясистемы.Устройство позволяет обнаруживать и исправлять все некратные ошибки влюбой половине накопителя и обнаруживать все кратные ошибки и некратные ошибки, возникающие в одноименных адресах обеих половин накопителя.Формула и зобретени я1. Запоминающее устройство с самоконтролем, содержащее накопитель, ад- о ресные входы которого подключены к вы. ходам регистра адреса, а выходы - к входам регистра числа и блока контроля на четность, о т л и ч а ю щ е ес я тем, что, с целью повышения на" дежности устройства, содержит формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы задержки,20 причем упраилякгщие входы накопителя подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены с входом второго элемента задержки, а другие объ единены и являются управляющим входом устройства, входы формирователя сигналов ошибки подключены соответственно к выходам второго элемента задержки и блока контроля на четность, управля-зо ющему входу устройства и выходам контрольного регистра, информационные входы которого соединены с выходами накопителя, а управляющий вход подключен к управляющему входу устройст-, ва. 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что формирователь сигналов ошибки содержит элементы НЕ-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер и третий элемент задержки, причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второй вход которого подключен к выходу элемента НЕ и одному из входов второго элемента НЕ-И, другой вход которого соединен с выходом третьего элемента задержки выходы элементов НЕ-И подключены к входам второго элемента ИЛИ, выход которого соединен с одним из входов второго триггера, другой вход которого соединен с входом третьего элемента задержки, входы элементов НЕ-ИЛИ, элемента НЕ и третьего элемента задержки и первый вход первого элемента НЕ-И являются входами формирователя, выходами которого являются выход элемента И и другой выход второго триггера.Источники информации,принятые во внимание при экспертизе1,"Электроника", русский перевод,1978, Г 19, с. 112.2, Путинцев Н.Д, Аппаратный контроль управляющих цифровь 1 х вычислительных машин, М., "Советское радио", 1966, с. 276 (прототип).951 10 бЮ 57ВНИИПИ Заказ 5958/5 Тираж 622 Подписное илиал ППП "Патен Ужгород, ул. Пктная,