Преобразователь двоично-десятичного кода в двоичный

Союз Советских Социалистических РеспубликОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 634267 1) Дополнительно д вт(43) Опубликован Государственный комитет Совета в 1 инистров СССР по делам изобретений н открытий) Дата опубликования описания гь.11.78 И. Омельчен Авторизобретения аганрогский радиотехничес Калмык ститут им,(71) Заявител 4) ПРЕОБРА рвого двоичного держки..стройства явколичество апзобретея являателя. тся упрощег Предлагаемое устроиство относится к области цифровой вычислительной техники и может быть использовано в устройствах обработки двоичной информации.Известны устройства для преобразования двоично-десятичных кодов в двоичный код 1, содержащие регистр числа, переключатель двоичных эквивалентов, блок хранения двоичных эквивалентов и суммирующие устройства. Недостатком известного устройства является большой объем аппаратуры и относительно низкое быстродействие.Наиболее близким техническим решением является преобразователь двоично-десятичных кодов в двоичный код 2, содержащий регистр числа, блок управления, переключатель двоичных эквивалентов, делитель импульсов, вход которого соединен с выходом блока управления и со входом переключателя двоичных эквивалентов, блок хранения двоичньх эквивалентов, входы которого соединены с выходами переключателя двоичных эквивалентов и распределителя импульсов соответственно, четыре двоичных сумматора, регистр сдвига, вход которого соединен с выходом первого двоичого сумматора, а ТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДДВОИЧНЫЙ ыход - с первым входом пе умматора, три элемента за Недостатком известного яется относительно большое аратуры. Цел ьк реобразовЦель достигается тем, что Он содержит четыре элемента И, первые входы которых соединены с выходом блока хранения двоичных эквивалентов, вторые входы соединены с выходами регистра числа, выход первого элемента И соединен с первым входом второго двоичного сумматора, а выходы второго, третьего и четвертого элементов И через первый, второй и третий элементы задержки соединены со вторым входом второго и первыми входами третьего и четвертого двоичных скматоров соответственно, выход второго двоичного сумматора соединен со вторым входом третьего двоичного сумматора, выход которого соединен со вторым входом четвертого дво 11 ого лхматора, выход которого соединен со вторым входом первого двоичного л мматора.На герт(же представлен структурнаясхема прдлягямого преобразователя, гдеприн 5 п ы следующие обозначения: управляющая шина 1, шина 2 подачи числовойтетрады. олок управления 3, регистр числа54, переклкчатель 5 двоичных эквивалентов,распределитель 6 импульсов, формирователь7 двоичных эквивалентов, элементы И 8 -13, блок 14 хранения двоичных эквивалентов, элементы задержки 15 - 17, двоичные осумматоры 18 - 21, полусумматоры 22 - 23,регистр 24 сдвига, элемент НЕ 25, шина26 съема результатов,Управляющая шина 1 служит для подачи синхроимпульса, при:одящего одноврсмс 11 О со счи"тВаемой . те грядой двоп нод 5 тичного числа. Шина подачи тетряды 2предназначена для записи считываемой си)(геля информации тстряды В рсгистрчисл 4. ,ок управле)ия 3 вырабатываетсигпсль, обеспечивающие функционирование ) стройствя преобразования, Регистр чсла 4 предназначен для хранения тетрадыпробразуемого двоичпо-десятичного числа.Переключатель двоичных эквивалентов 5 вырабатывает сигнал спроса необходимой шины блока хранения двоичных эквивалентов. 25Ря 1 ределитель импульсов 6 считывает двоичнып эквивалент мла;шего разряда прОбраЗуЕМОй тЕтрадЫ. ФОрМИрОВсггЛЬ дВОИЧных эквивалентов 7 предназначен для оорязовяния двоичных эквивалентов весов 8, 4,2 по считываемому двоичному эквиваленту младшего разряда тетряды. )лехенты И8 - .11 формирователя 7 двоичных эквивалентов предназначены для счты)янРя из блока ранения двоичных эквивалентов 14 соответствуюцего;Воичного эквивалента млад- З 5шего разряда тстрады, если В двоичных разрядах рГНтря псла содержится единица.Зл( мс нт 1 задержки 15 - 17 предназначеныдля;5 держ поступанмцей ня ивход инфОРМаЦИИ На ОДИНЬЯ и тРИ ТЯтс СООтвтСтВЕННО., 1,1501 ЬЕ СуМсТОрЫ 18 - -21 11 рд 4 ВНЯЗНс 1 ЧЕР 1 551 )0)ЯЛОВЯНЯ В 011 Ч 1 ОО ЭКВИ 5;лнта прооря;умой тетрады. Б составу,мтор(1 ,8 5 одят олус) х:спгоры 2223,элсмны 11 12, 3, элмсгг 11 Е 25, я такженакопительный элемеп. Сос гав смматоров19 - 21 такой же, как и состав сумматора 18.Рс 1(т " сдгига 24 прднязачн для хряш 11 Я Р , ( 1Г сП )О 0 р ЗОВЯ Н Н 0 Р 1 И Н ф О р . с ц П 11С):1 О,55 дн.й .Воичный стчтор 210 -мспо .сГ) Я;1 сдвиг 21 1 р,пзняч 1:1 5 ко 1( 11 по 0 (1 1 ми росс Ни Я дВО ч.ОГЭ:511 Л(1 1 Я П)500) с 13 ЕОР ГЕГ,) с,Ь1) 1,1 1:11 )00)с 50 вс 1151 ),",1, 1,1,ХГ( Г;1.( В: 0-,(с",ГГПЧНС)О ЧИС, и. 111 1 Ч : 1,. . с)5 ,(Ь 1 с. ( ( 1 5 ,. О П Г С.1 15 1" .- 1 с(с) Р : 1 с1 1)( вивалентов,соответствуюших весам нрсобрязу( мой тетрады по формуле:А =:Ь 2 10 )де А - искомая правильная двоичнаядрооь;1 - номер десятичного разряда правильной двоично-десятичной дроби;р - номер двоичного разряда двоичнодесятичной тетрады;(1 О ) - двоичный эквивалент младшего разряда двоично-десятичного числа вида 1 ОУстройство работает следующим образом,В регистр числа 4 по шине подачи тетрады2 последовательно разряд за разрядом, начиная со старшего, поступают двоично-десятичные тетрады преобразуемого числа. Одновременно с каждой двоично-десятичнойтстрдой в блок управления 3 по упрявлянщей шине 1 поступает синхроимпульс, задающий стартстопный режим работы устройства. Блок управления 3 вырабатываетсигналы, обеспечивающие функционировани всего устройства. Распределитель импульсов 6 вырабатывает распределенные вовремени импульсы, число которы равно числу разрядов двоичных эквивалентов младших разрядов тетрад, хранимых в блокехранения двоичных эквивалентов 14. Переключатель эквивалентов 5 построен по принципу стартстопного сдвигового регистра ивыбирает соответствующую шину олока храпения двоичных эквивалентов 14.Считанный двоичный эквивалент младшего разряда тетрады одновременно поступает на элементы И 8 - 11 формирователядвоичных эквивалентов 7, коммутируемыесоответствующими разрядами регистра числа 4. С выхода элемента И 8 двоичныйэквивалент младшего разряда тетрады поступает непосредственно на первый вход пс рВого одноразрядного двоичного сумматора18, я с выходов второго, третьего и четвертого элементов И 9, 10, 1 через првун.вторую, третью линии задержки 15,6,7формирователя 7 соответствпно -- ня Входо,поразрядного двоичного су:мятора 18, наВод одноразрядного двоичного сумматора1 Я ВТОРОЙ ВХОД ОД 10)сЗР 51 НОО:1150 Чн(", сумматора 20. Посл того, как ра 1 р(тГь импмьГ)В 6 От)сОстывяест и,1:111,1 я ЕГСТр Сдв 1 Гя 24 0.1 Т .,)с 11 .5) Л )ВО 11110-ЧССЯТИНОГО . " .Я,с 11511 001)сзом, ВыОРЯВнЙ двс)1 ны 1:115.В.1(нт (10 ) а постГпает ня Вод (по)11 10 В с 1 1 СИ ДВ ОиЫ Х Э К В Ч В ст О Н,О 1 Р ОТООГО Си 1;с Н)Т 51 НОП1(ЬЫ , , Н 0 Т О ,1 . лс, 1( ,1 :5) Р (иля " т. .1 В Г Я ООТВтТВни, 3 3)С ЭКЕ)ЕВс)ГСИТ Ы НСЧЕТ 1 цй Х ДЕСЯТИ)331 ЕХ ИпфЕХ ЬРЕ)1 С СДИНИЦЬЕ, ЦОЛ ЕаЕОТСЯ 3 ТС., .", ,. )11)Г- 3)г)1 ия,ее 30 ичцьх эквиВВ;Ееитов, с 133)гс.Еьх с Вьхода формирОВдте;ея дВОичных эквие)алсцтов 7. В блоке хранения двоичь х экви - валентов 14 хранятся двоичные эквива,)с.1- ты младших разрядов тетра;е вида 10,11, (0,01) 2 и т. д. Лвоичнь)й эквивалент преобразуемой тетрады двоично-десятичного числа получается в результате суммирования двоичных эквивалентов, снимаемых с выхода формирователя двоичных эквивалентов 7.Предлагаемое устройство позволяет с- циствецно сократить объем аппаратуры, т. к. отпадает необходимость в дешифрации кода тстрады и коммутации десяти цепей. Уменьшается также количество элсмецЕОВ задержки.Формула изобретенияПреобразователь двоично-десятичного кода в двоичный, содержащий регистр числа, блок управления, переключатель двоичных эквивалентов, распределитель импульсов, вход которого соединен с выходом блока управления и со входом переключателя двоичных эквивалентов, блок хранения двоичных эквивалентов, вх 3)лы которого соединег --Л ь 1 с В 11 хлдйми Ес 11 с 1;,)очатс;Ея д: ):Еивалсцтов и распг)сдег)итеГЕИ 3:3 ь,: );:)- Ответственно, четыре двоичных с )м,)торг, рсГистр сдВНГа, Вход которОГО сосдИон с 5 Выходом первого двоичного су)маторе 3, аВЫХОД С ПЕРВЫМ ВХОДО)1 ПЕРВОГО ДВОЕЧОГО л мх)атора, три элемента задержки, от,шча)о)и 33 ис.1 тем. чте), с целью упрощения ус Г- ройства, оц содержи четыре элемента 11, 30ПСВЫЕ ВХОДЫ КОТОРЬЕХ СОЕДИНЕНЫ С ВЬЕХОДОМ блока хранения двоичных эквивалентов, В"3)- рые входы соединены с выходами рег 31 стре) числа, выход первого элемента И соединен с первым входом второго двоичного сумматора, а выходы второго, третьего и четвер того элементов И через первый, второй итретий элементы задержки соединены со ег.орым входом второго и первыми входами третьего, четвертого двоичных сумматоров соответственно, выход второго двоичного сумматора соединен со вторым входом третьсго двоичного сумматора, выход которого соединен со вторым входом четвертого двоичного сумматора, выход которого соедицсч со вторым входом первого двоичного сух 1- хатора.ИстОчники ицф 01 Огции, принятые ВО Внимание при экспертизе:1. Авторское свидетельство СССРЛо 329525, кл. 6 06 Г 5/02, 24.11.70.2. Авторское свидетельство СССРЛ. 473179, кл. 6 06 1 5 02, 1973.