Устройство для сравнения двоичных чисел

Номер патента: 972501

Опубликовано: 07.11.1982

Авторы: Болдырев, Демиденко, Макаревич, Сапрыкин, Шафран

МПК: G06F 7/06

Метки: сравнения, чисел

...сигнал 15 задает то количество чисел, которое участвует в нахождении максимального и минимального числа, другими словами, управ- ляющий сигнал 15 разбивает поле 35 процессоров на группы, т.е. определяет последний процессор в группе.Управляющий сигнал 9 служит для задания режимов сравнения кодов чисел.На вход 7 поступает сигнал началь ной установки триггера устройства.Сигнал 8 синхронизирует поступление разрядов сравниваемых чисел.Сравниваемые числа поступают на соответствующие ячейки на информа ционный вход 5, и, проходя черезсхему 2 сравнения двух чисел, поступают на узел 3 коммутации, который собирает по ИЛИ все приходящие разряды сравниваемых чисел и результат, 50 т,е. максимальный разряд из поступи-.вших, выдает на выход 8 в...

Номер патента: 798809

Опубликовано: 23.01.1981

Авторы: Бындыч, Евстрат, Мураховская, Мураховский, Скрипник

МПК: G06F 7/02

Метки: двоичных, сравнения, чисел

...соединены с входами переносов устройства.На чертеже изображена блок-схема устройства.ОУстройство содержит поразрядные ".узлы 1, 1, 1,1 и, сравнения, каждый из которых состоит из элементов И-НЕ 2"4, узлы 54, 5, 5 э,5 И 5 и+, переноса каждый из которых состоит из элементов И-НЕ б и 7, входи 0 8 и 9 переносов, выходы 10 и 11 входы 12, 12, 123,12131, 13,13, 13 и. сравниваемых чисел.Устройство работает следующим обжзом, б 5 Поразрядные узлы 1 А, 1 , ,1 ,сравнения при равенстве чйсел в разряде образуют единичные уровни на первом и втором своих выходах. При соотношении кодов, когда соответствующийразряд первого кода меньше (больше)данного разряда второго кода, на первом выходе поразрядного узла сравнения образуется единичный...

Номер патента: 881757

Опубликовано: 15.11.1981

Авторы: Кафтанников, Никитин

МПК: G06F 15/00

Метки: процессорный, элемент

...второй входы каждой ячейки ассоциативной памяти подключены соотнетстненно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента, введены элемент ИЛИ бО и одноразрядные полусумматоры, причем первый и второй входы К-го одноразрядного полусумматора подключены соответственно к вторым выходам К-Х ячеек ассоциативной памяти первой и вто рой групп, выходы суммы К-го одноразрядного полусумматора соединен с входом записи К-й ячейки ассоциативной памяти первой группы, а выход переноса соединен с входом записи(К+1)-й ячейки ассоциативной памяти второй группы, третьи выходы ячеек ассоциативной памяти второй группы соединенысоответственно с входами элемента ИЛИ;выход...

Номер патента: 949651

Опубликовано: 07.08.1982

Авторы: Попов, Селиванов, Сидоренко, Скибенко

МПК: G06F 7/04

Метки: сравнения, чисел

...на входы 5 - 7 (и + 1) поразряд.ного узла анализа. На выходах 14 - 16 и-гопоразрядного узла 1 анализа формируются сигналы второй группы переноса в следующий разряд, которые поступают на входы 8 - 10(и + 1)-го поразрядного узла анализа, Поокончании процесса сравнения на выходах 18вырабатывается искомое число. Если на выходах 14-16 последнего поразрядного узлаанализа формируется нулевой сигнал, то число, сформированное на выходах 18,.искомое.Если на выходах 14 - 16 последнего поразрядного узла анализа формируется единичныйсигнал, то число, сформированное на выходах18, не искомое. Если на управляющий вход 17 подан нулевой потенциал, то искомое число - среднее из трех сравниваемых.На входы 2 - 4 поразрядного узла 1 анализа поступает...

Номер патента: 1262478

Опубликовано: 07.10.1986

Авторы: Перетятько, Семеновская, Фертик

МПК: G06F 7/50

Метки: вычитания, десятичных, чисел

...чисел с помощьюгрупп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9-1происходит инвертирование сигналов,поступающих с выходов сумматоров 4-6и производится коррекция кодом 010того разряда разности двух чисел,где инвертировалась меньшая цифра. Таким образом, на выходах 16 устройствах формируется разность двух чисел в пржчом коде,Формула и зоб рет енияУстройство для вычитания десятичных чисел, содержащее в каждом десятичном разряде первый двоичный сумматор и в каждом разряде, кроме старшего, второй двоичный сумматор, причем первая группа входов первог ивов ичного сумматора является входом соответствующей тетради десятичного разряда первого операнда устро".ства, выход переноса первого двоичного сумматора соединен с входом переноса первого двоичного сумматора...