Процессорный элемент

Союз Советских Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1881757(22) Заявлено 300180 (21) 2877603/18-24с присоединением заявки Ио(23) ПриоритетОпубликовано 1511,81, Бюллетень Мо 42Дата опубликования описания 151181 6 06 Г 15/00 Государственный комитет СССР по делам изобретений и открытий,Кафтанников Челябинский политехнический институт им.Ленинского комсомола(71) Заявитель 54) ПРОЦЕССОРНЫЙ ЭЛЕМЕНТ ительные аппаратурны Изобретение относится к вычислительной технике и может быть использовано при построении параллельных процессоров и однородных вычислительных систем, предназначенных для групповой обработки больших массивов информации.Известен процессорный элемент, представляющий собой последовательность одноразрядных ячеек ассоциативной памяти, объединенных горизонтальными шинами разрешения записи и разрешения считывания информации, а также шиной совпадения содержимого этих ячеек с кодом опроса, подаваемым по шинам опроса 11 .Недостатком такого процессорного элемента является его низкое быстродействие при выполнении арифметических и логических операций, которое обусловлено тем, что арифметические и логические операции над словами в процессорном элементе выполняются последовательно поразрядно(последовательно разряд за разрядом), причем обработка каждого разряда требует нескольких машинных тактов опросаэаписи. Кроме того, в данном процессорном элементе для хранения промежуточных результатов операций требуются дополн езатраты.Известен ассоциативный матричныймодуль, в котором обрабатываемые данные находятся в ассоциативном запоми ,нающем устройстве, содержащем 25по 256 разрядов и соединенным с тремя 5-разрядными регистрами Х, У, М.Регистры Х и У имеют логическую надстройку, способную выполнять любуюиз 16 логических операций над двумяодноразрядными двоичными переменными.Выполнение операций обработки данныхзаключается в одновременном считыва нии 1-ых и/или-ых разрядов каждого слова данных в соответствующиеразряды регистров Х и/или У, параллельной обработкой считываемых разрядов с помощью логической надстройки 20 и записи результатов в одноименныеразряды слов ассорциативных ЗУ 1 2.для такого процессорного элементахарактерно низкое быстродействие,обусловленное последовательной поразрядной пересылкой данных в обрабатывающее .устройство и обратно, последовательной поразрядной обработкойданных, а для выполнения арифметических одноразрядных операций требует ся несколько машинных тактов.Наиболее близким по техническойсущности к изобретению является эле:мент, оснащенный одноразрядным ком бинационным сумматором, .в которомкомбинационный сумматор выполняеткак свои обычные функции арифметического устройстна, так и функцииустройства выборки по.содержанию. Вэтом процессорном элементе строкаассоциативных ячеек памяти разделяется на две группы, где хранятся10операнды А и В. Выходы совпаденияячеек каждой группы объединяютсясобственными шинами совпадения(МС 1,МС 2), которые подключаются на входы комбинационного сумматора, третйй вход которого соединен со схемой запоминания переноса. Входы разрешения записи всех ячеек через шинуразрешения записи РЗ подключены квыходу суммы сумматора. Арифметические и логические операции в указанном процессорном элементе выполняются последовательно поразряднопри помощи микроопераций "опрос-запись".Опрос одноименных 1-х разрядовобоих операндов на единичное значениеосуществляется одновременно, в результате чего на шйне РЗ появляется сигнал, равный результату суммированияРЗ=а; +Ь; +П, а в схему запоминанияпереноса заносится результат30П=а; ЬЧа; ПЧЬ, П,где а;,Ь; - содержимое-ых разрядов слагаемых,П - значение переноса изпредыдущего разряда )3.),Однако низкое быстродействиеэлемента связано с последовательнымпоразрядным выполнением операций (хотя одноразрядные операции выполняются за один такт, число тактов равизразрядности операндов), цополнительные затраты оборудования связаны стем, что для хранения результатовоперации необходимо иметь дополнительную свободную зону.45Цель изобретения - повышение коэффициента использования оборудования и быстродействия.Поставленная цель достигается тем, что в процессорный элемент, содержащий две группы ячеек асаоциативной памяти, управляющие входы которых подключены к входам разрешения записи и разрешения считынания элемента, первый и второй входы каждой ячейки ассоциативной памяти подключены соотнетстненно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента, введены элемент ИЛИ бО и одноразрядные полусумматоры, причем первый и второй входы К-го одноразрядного полусумматора подключены соответственно к вторым выходам К-Х ячеек ассоциативной памяти первой и вто рой групп, выходы суммы К-го одноразрядного полусумматора соединен с входом записи К-й ячейки ассоциативной памяти первой группы, а выход переноса соединен с входом записи(К+1)-й ячейки ассоциативной памяти второй группы, третьи выходы ячеек ассоциативной памяти второй группы соединенысоответственно с входами элемента ИЛИ;выход которого является вторым выходом элемента.На чертеже представлена схема элемента. Элемент содержит группы 1 и 2 ячеек 3 ассоциативной памяти, входы 4 разрешения записи элемента, вход 5 разрешения считывания элемента,первый ныход б элемента входы 7 опроса(и записи элемента, второй выход 8 элемента, одноразрядные полусумматоры 9, элемент ИЛИ 10.Процессорный элемент работает следующим образом,Операции выборки по содержанию и ассоциативной обработки выполняются таким же образом, как и в известном устройстве. При выполнении операции арифметического сложения один операнд (например, А) помещается в первую группу 1 ячеек 3 ассоциативной памяти, а второй операнд (например. В) - но вторую группу 2 ячеек 3 ассоциативной памяти.Операция арифметического сложения ныполняется по шагам поразрядно параллельно (одновремЕнно) над всеми разрядами операндов. После первого шага выполнения операции в ячейках 3 ассоциативной памяти первой группы 1 формируется результат А=А+В, а в ячейках второй группы В= А 0 В 2. Соответственно на каком-то ) -м шаге выполнения операции формируются промежуточные результаты1А)=А;. +В;.; В 1=(А)- Ь В )Через 8 шагов выполнения операции- длина максимальной цепочки, пе реноса, образовавшейся при сложении двух операндов) в ячейках 3 ассоциативной памяти первой группы 1 сформируется результат арифметического суммирования. Определение окончания формирования двоичной суммы в процессорном элементе производится элементом ИЛИ 10, который вырабатывает нулевой сигнал только при формиронании промежуточного результата В) =О,что свидетельствует о получении окончательного результата в ячейках первой группы,Поскольку средняя длина цепочкипереноса, возникающей при сложениидвух и -разрядных чисел равна оя и,то для сложения двух операндов водном процессорном элементе в среднем требуется 1 од 2 п тактов.При одновременном выполнении операций в нескольких процессорных элементах время выполнения операции увеличивается, однако выигрыш во време881757 . 30 15 Формула изобретения оставитель А.Ж ехред А.Бабине едактор Н.Р ПодписноССР комите откры ушскаяаб.,д.4 ал ППП "Патент", г.ужгород, ул.Проектная,ни остается достаточно большим. Например, при сложении с помощью рассматриваемого элемента четырехбайтныхоперандов время выполнения операцииуменьшается в и /2 раз по сравнениюс известным устройством даже при одновременной работе более чем 4096процессорных элементов. Кроме того,поскольку исходные данные, промежуточные и окончательные результатыразмещаются в одних и тех же поляхслова процессорного элемента, то привыполнении операции не требуется дополнительных затрат оборудования дляхранения промежуточных результатов. Процессорный элемент, содержащий две группы ячеек ассоциативной памя ти, управляющие входы которых подключены к входам разрешения записи и разрешения считывания элемента, первый и второй входы каждой ячейки ассоциативной памяти подключены соот ветственно к входам опроса и записи элемента, первые выходы ячеек ассоциативной памяти первой и второй групп подключены к первому выходу элемента, о т л и ч а ю щ и й с я тем, что, З 0 с целью повышения коэффициента ис"., пользования оборудования и быстро/74 Тираж 7ВНИИПИ Государственногопо делам изобретений113035, Москва, Ж, Р действия, в него введены элемент ИЛИи одноразрядные полусумматоры, гричем первый и второй входы К-го одноразрядного полусумматора подключенысоответственно к вторым выходам К-хячеек ассоциативной памяти первой ивторой групп, выход суммы К-го одноразрядного полусумматора соединен свходом записи К-й ячейки ассоциативной памяти первой группы, а выходпереноса соединен с входом записи(К+1)-й ячейки ассоциативной памятивторой группы, третьи выходы ячеекассоциативной памяти второй группысоединены соответственно с входамиэлемента ИЛИ, выход которого является вторым выходом элемента. Источники информации,принятые во внимание при экспертизе1. Медведев И.Л. и др. Многопроцессорные вычислительные системы сперестраиваемой структурой. Препринт.М., ИПУ АН СССР, 1975, с,41-43,рис.13.2. Аксенов В.П. Ассоциативные процессоры и области их применения."Зарубежная электроника", 1977, 9 1,с.58-59, рис.9.З.Медведев И.Л. и др. Многопро"цессорные вычислительные системы сперестраиваемой структурой. Препринт.М., ИИУ АН СССР, 1975, с.43-44,рис,15 (прототип). енов Корректор А.Дэятко