Запоминающее устройство

) М.К. 11 С 11 3 1) 2183507 18 присоединением заявкисударственный комитет авета Министров СССР.06.78, Бюллетень2нця описания 15.06.78 оо делам изобретений и открытий(2) Авторы изобретени геев и А. А. Орликовск осковский институт электронной техники 71) Заявител УСТРОЙСТВО :(54) ЗАПОМИ Н Изобретение относится к области микроэлсктроники и может найти применение в интегральных схемах (ИС) запоминающих устройств (ЗУ).Известны ЗУ, содержащие матрицу запоминающих элементов и разрядные усилители считывания и записи, выполненные на транзисторах, в которых коллекторы транзисторов усилителей считывания соединены с шинами считывания 1. Такая коллекторная связь обеспечивает наиболее простую схему ЗУ, В этих ЗУ эмиттеры упомянутых транзисторов соединены с разрядными шинами матрицы, а их базы - с управляющими шинами. Кроме того, эти ЗУ содеркат транзисторы и другие компоненты, обеспечивающие выборку разряда и режим работы.Наиболее близким техническим решением к изобретению является ЗУ, которое содержит матрицу элементов памяти и разрядные усилители считывания и записи, выполненные на четырех транзисторах, эмиттеры первых двух транзисторов соединены с разрядными шинами, базы - с управляющими шинами, а коллекторы - с шинами считывания, коллекторы вторых двух транзисторов соединены с разрядными шинами, а базы объединены ц подключены к одним из адресных шин 2,Недостатки этого ЗУ заключаются в его относительной сложности и большой потребляемоц мощности. Емкости в узлах объединения эмиттеров, транзисторов, обеспечивающих выборку разрядов, обусловленные паразитнымц емкостями транзисторов разных разря дов, снижают быстродействие ЗУ. Кроме того,необходимость использования для управления ЗУ импульсов напряжения, подаваемых по адресным шинам, приводит к значцтельной сложностц оконечных каскадов дешифратора 10 адресов, цх большой потребляемой мощностии невысокому быстродействшо.Целью изобретения является упрощениеустройства, уменьшение потребляемой им мощности ц повышение его быстродействия, 1,-, Эта пель достигается тем, что в нем эмиттеры вторых двух транзисторов объединены ц подключены к другим адресным шинам.На чертеже представлена электрическаясхема предложенного устройства.20 Устройство содержнт разрядные усилителисчитывания ц записи, содержащие транзисторы 1 ц 2, базы которых соединены соответственно с управляющими шинами 3 ц 4, эмиттеры - с разрядцымц шинами 5, 6, а коллекторы - с шинами 7, 8 считывания, ц транзисторы 9,10, коллекторы которых соединены с разрядными шцнамц 5 ц 6, а базы и эмиттеры соответственно соединены между собой адреснымц шинами 11, 12. На чертеже показа на одна строка матрицы элементов 13 памя40 45 50 55 60 ти, которые соединяются с соответствующими разрядными шинами 5 и 6 и шинами 14, 15 строки. Резисторы 16, 17, одни выводы которых соединены с шинами 7 и 8, а другие подключены к общей шине источника питания, обеспечивают режим работы усилителей считывания, Источник 18 тока, подключенный к шине 15, обеспечивает режим питания строки элементов памяти.Устройство работает следующим образом.В режиме хранения информации ток В шину 12, а соответственно и в шины 5 и 6 поступает, и все транзисторы 1, 2 выключены, При этом разрядные усилители не потребляют мощность, При выборке информации потенциал шины 14 повышается, а в шину 12 выбираемого разряда подается импульс тока. Транзисторы 9 и 10 выполняются идентичными по структуре и топологии, поэтому практически равные токи поступают в разрядные шины 5 и 6, Поскольку в шины 12 других разрядов ток не поступает, соответствующие разрядные усилители не потребляют мощность.При считывании информации уровни напряжения шин 3, 4 на базах транзисторов 1 и 2 равны и должны быть выше потенциала базы включенного транзистора в невыбранном элементе 13 памяти. Уровень высокого напряжения на шипе 14 при выборке таков, что потенциал базы включенного транзистора выбранного элемента 13 выше, а потенциал базы выключенного транзистора ниже потенциала б аз тр а из и сторон 1, 2.Будем считать, что хранению логического О соответствует такое состояние элемента, при котором транзистор элемента 13, связанный с шиной 5, включен, а транзистор, связанный с шиной 6, выключен. При хранении логической 1 наоборот: первый транзистор выключен, а второй включен. Пусть, например, элемент памяти хранит О. В этом случае при считывании потенциал базы включенного транзистора элемента 13 памяти становится выше потенциала базы транзистора 1, и разрядный ток, поступающий в шину 5, переключается в транзистор элемента 13 памяти. Поскольку через транзистор 1 ток не идет, на шине 7 - высокий потенциал. С другой стороны, потенциал базы выключенного транзистора элемента 13 ниже потенциала базы транзистора 2, и разрядный ток шины 6 переключается в транзистор 2. В результате на шине 8 формируется нижний уровень напряжения, Разность потенциалов шин 7 и 8 представляет сигнал считанной информации. Аналогично происходит считывание 1. При этом разность потенциалов шин 7 и 8 имеет противоположный знак.При записи информации выборка элемента памяти производится так же как и при счи 5 10 15 20 25 30 35Формула изобретения Запоминающее устройство, содержащее матрицу элементов памяти и разрядные усилители считывания и записи, выполненные на четырех транзисторах, эмиттеры первых двух транзисторов соединены с разрядными шинами, базы - с управляющими шинами, а коллекторы - с шинами считывания, коллекторы вторых двух транзисторов подключены к разрядным шинам, а базы объединены и подключены к одной из адресных шин, от л ич а ю щ е е с я тем, что, с целью упрощения устройства, уменьшения потребляемой им мощности и повышения быстродействия, в нем эмиттеры вторых двух транзисторов объединены и подключены к другим адресным шинам. Источники информации,принятые во внимание при экспертизе1, Патент США3725878, кл. 340 - 173,опубл, 1973.2, Патент Великобританиикл. НОЗК, опубл. 1973.1331815,тывании, а запись осуществляется по шинам 3 и 4 путем понижения потенциала базы одного из транзисторов 1, 2 относительно его значения в режиме хранения и считывания. Предположим, что элемент памяти хранит О, В этом случае для записи логической 1 потенциал базы транзистора 2 понижается и становится ниже потенциала базы транзистора элемента 13, связанного с шиной 6, При этом разрядный ток шины 6 переключается в транзистор элемента, связанный с шиной 6, который включается, Перекос напряжений на базах транзисторов 1, 2 приводит к перебросу триггера элемента памяти. После окончания выборки элемент памяти оказывается в состоянии хранения 1. Если в исходном состоянии элемент памяти хранит 1, то его состояние не меняется.Предлагаемое устройство обладает следующими преимуществами в сравнении с прототипом, Не нужны диоды и резисторпые источники постоянных токов разрядных шин и диодов, что упрощает устройство и исключает потребление мощности в режиме хранения.Соединение эмиттеров двух транзисторов, обеспечивающих выборку разрядов соответствующими адресными шинами, уменьшает узловые паразитные емкости, что повышает быстродействие устройства. Транзисторы, обеспечивающие выборку разряда, одновременно служат оконечным каскадом дешифратора, что упрощает схему дешифратора, повышает его быстродействие и уменьшает потребляемую им мощность.Сергеев стави Михайлова Тех Коррект Редактор А. Купряко ФедороваЛ, Орловааказ 1135/19 одписно О СССР Типография, пр. Сапунова,Изд. М 492 Тираж 734 осударственного комитета Совета Министров по делам изобретений и открытий 113035, Москва, Ж, Раушская, наб., д. 4/5