Запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ613405 Союз Советских Социалистических Республик(22) Заявлено 27.07.76 (21) 2387558(18-24 1) Ч Кч 11 С11(40 вк присоединением арствеииыи комитет Мииист ов СССР 23) Приоритет43) Опубликовано 30.06.78. Совета р по делам изобретеии летень М 24(45) Дата опубликования описания 11.07.78, А. Орликовский А, Г. Сергеев иМосковский инстит 71) Заявител лектронной техник(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ Изобретение относится к области микроэлектроники и может найти применение в интегральных схемах (ИС) запоминающих устройств (ЗУ),Известны ЗУ, содеркащие матрицу элементов памяти и разрядные усилители считывания, в которых коллекторы транзисторов усилителей считывания соединены шинами считывания 1. Такая коллекторпая связь обеспечивает наиболее простую схему ЗУ.Наиболее близким техническим решением к изобретению является ЗУ, содержащее матрицу элементов памяти, разрядныс усилители считывания, выполненные на двух транзисторах, эмиттеры которых соединены с разрядными шинами матрицы, а базы - с управляющими шинами и шины считывания,Недостаток известных ЗУ и ИС большой информационной емкости состоит в относительно невысоком быстродействии, связанном с длительным процессом перезаряда емкостей в узлах объединения коллекторов транзисторов усилителей считывания,Цель изобретения - повышение быстродействия ЗУ,Эта цель достигается тем, что оно содержит развязываОгцис элементы, например дОд 1, при 1 см кол.1 скторы первого и вОрого транзисторов усилителей считыванияобъедшены в группы и подключены к катодам соответствующих диодов, аноды которых соединены с шинахи считывания.5 11 а чертеже представлена схема предлагаемого ЗУ,Устройство содержит разрядные усилители с ть 1 ван 1:я (на чертеже нс обозначены),ыпо,п;снныс на двух транзисторах 1 - 1 и10 2 1, 1 - 2 и 22 1 - гг и 2 - гг, базы которых соединены между собой соответственноупралгпощими шшгами 3 и 4, а эмиттсрынодсос;ноны и соотвстствуощим разрядным ш нам 5 - 1 и 6 - 1, 5 - 2 и 6 - 2 5 - гг15 и 6 г матрицы (на чертекс не обозначе 1:о) э,смснпо имгят 7 - 1, 7 - 2 7 - гг,разязыгаюшпс диоды 8 - 1 и 9 - 1, 8 - 2 и9 - 2 8 г и 9 - , аноды которых соединяются с шинами считывагпя 10 и 11 соответО ственноНа чертеже показана одна строка гг-разрядной матрицы, состоящая из элементовпамяти 7 -1 7 -гг., которые соединяютсяс соотсстуОгцим и р азрядными шинами25 5 и 6с и: пой строки 12. Коллекторытрап 1 сторо оо ьсдине ы в гругшы по кколлскто 11 о. К общим коллскторным узлам13 - 1 и 14- - 1, 13- 2 и 142, 13 - г 14 - гнаидой г 1 ь 1 Одк,1 ю 1 сп катоды соот 30 стетуОш 1 х дподо 89. 1 сстроы 15 п16, одни выводы которых соединены с ш.нами 10 и 11 соответственно, а другие подключены к общей шине источника нтания Е, обеспечивают режим работы усилителей считывания. Источник тока 17, подклю чснный к шине 18 строки элементов памяти, обеспечивает ренским питания строки.ЗУ работает следующим образом.В режиме хранения информации через транзисторы 1 и 2 токи не протекают, По этому потенциалы шин 10 и 11, являощихся выходами сигнала считывания, равны высокому уровню напрякения и равны между собой. При считывании информации потенциалы баз транзисторов 1 и 2 на шп нах 3, 4 равны и выше потенциала базы включенного транзистора в невыбранном элементе памяти. Потенциал базы включенного транзистора выбранного элемента памяти выше, а потенциал базы выключенно го транзистора ниже потенциала баз транзисторов 1, 2, Будем считать для определенности, что хранению логической 1 соответствует такое состояние элемента, при котором транзистор элемента памяти, свя занный с шиной 5, выключен, а транзистор, связанный с шиной 6, включен, Пусть, например, элемент памяти хранит 1 и разрешается выборка информации из 1 разряда. При этом в разрядные шины 5 - 1 и 30 6 - 1 поступают разрядные токи. В этом случае при считывании, когда потенциал шины 12 повышается, разрядный ток шины 6 - 1 переключается в транзистор элемента памяти 7 - 1, Поэтому транзистор 2 - 1 вы ключен и, поскольку через транзисторы 2 - 2 2 - а других разрядов токи не протекают, диоды 9 - 1 9 - 2 выключены н на шине 11 высокий уровень напряженя. С другой стороны, разрядный ток шины 5 - 1, 40 являющийся током считывания, переключается в транзистор 1 - 1 и соответствующий диод 8 - 1 включается. Через другие транзисторы 1 токи не протекают. Ток, протекающий через диод 8 - 1 и резистор 15, 45 рводт к нонженио потснцсгс ниы 1 О. Разность потенциалов шин 10 и 11 предг анляст сигнал считанной информации. Лагоно происходит считывание логического 0, при этом разность потенциалов шн 1 О н 11 имеет противоположный знак.11 ос кольку колл екторные узлы 13 - 1 и 141 группы, связанной с выбираемым разрядом, развязаны от коллекторных узлов других групп диодами 8 и 9, имеющими малые значения емкостей, емкости узлов этих групп практически не влияют на скорость ерезаряда узлов 13 и 14 выбираемого раз ряда. Введение развязывающих диодов приводит к небольшому усложнению схемы ЗУ и вносит паразитные емкости в шины 10 и 11. Однако, поскольку число диодов значительно меньше числа транзисторов усилителей считывания, в схеме обеспечивается существенный выигрыш по быстродействию.1(онкретное значение числа транзисторов усилителей считывания, объединяемых в группу К определяется в соответствии с требованиями к ИС ЗУ.Формула изобретенияЗапоминающее устройство, содержащее матрицу элементов памяти, разрядные усилители считывания, выполненные на двух транзисторах, эмиттеры которых соединены с разрядными шинами матрицы, а базы - с управляющими шинами, и шины считывания, отличающееся тем, что, с целью увеличения быстродействия устройства, оно содержит развязывающие элементы, например диоды, причем коллекторы первого и второго транзисторов усилителей считывания ооъсдннсны в группы и подключены к катодам соответствующих диодов, аноды которых соединены с шинами считывания.Источники информации,принятые во внимание при экспертизе1. 1 атет СШЛ Уд 3919566 кл, 307 - 235,1975.. Дай Рсдак рискина Изд. М 539 Тираж 734-1110 Государстисииого ко,;п сга Солсга .1 ииисгиои С.С. ио Лилии икойрссиий и о,крьггии 11303 д, Москва. /1, 3 к Рак искак иай, л. 1