Запоминающее устройство

сЮО 6 бйфЕАЮтаНЕ Ч 3.-Н И Союз Советских Соцналистмческмх Республик(43) Опубли кован аявкиосударотвеннаи номитеСовета Министров СССРпо делам изооретенийн открытий) Заявител РОЙСТВО 54) ЗАПОМИНАЮЩЕ Изобретецис От ксц гся к области вычислительной техники 1: может быть применено лля птроения опс рдиБных и буферны.с запоминдк)щих устройсгв (ЗУ) нсррвых вычислительных .Мднц и счетно-рецдюцих приборов.Известые запоминающие устройства со схемами обслуживания характеризуются потреблс. вием бо,ьшой мощности и содерхкат многокомпонентные и слоокнье узлы. Примером может служить известное ЗУ на активных элементах,. в котором использован усилитель считывания цз нескольких каскадов, согласующих уровни входного и выхолного сигналов, д также ЗУ, усилитель считывдция которого состоит цз вхо,- ного, выхдиого и согласуюшео трцггерног каскадов. При этом вхдной каскад Лля обе- печения неразрушаюпего считывания Выполнен по дифференциальной салеме с Обцей базой с малым входным сопротивлением.Наисболес близким те.сническим решс нисм к предложецнму является ЗЪ; солерждщее лсшифратор адреса и матрицу здпомицдющх элемснтОБ нд полуп)Ое)одц 3 псОВых т)НГГс)ах. длресшс входы которых соединены с адрес. ными пп 1 ндми, исэлключсцпы сц 1 1 с рез )дзде.ительные элемепы к иНис цпдця, д рдзрялн;е входыс выходами блскв здпиц и с входами блоков счпыв;цця. Блок считывания в таком ЗУ обеспечиваетцеразрушакпцее считывание и содержит элс- менты, формируюцие опорный потенциал ндинформационных шинах, причем сигнал нд выОде сГО ВхолнОГ каскад 1 Оц)сявляется ХГ)св.55 ем опорного потенциала и для его со.лд- вания с выодным каскадом требуется согласующий каскал.Это усложняет устройств и увел ичивде гпотребляемую мощность.1 х увеличешцо по гребляемй устройствомомощности приводит также с)тутствие Б немэ:схснтов и связей, котОр 3 с 0,1 ни 1 в)1. 1 ОВКЛК)ЧЕН 3 Е ОЛД З)1 ПИСИ ЦРИ СТСТТВИ Сп.ив,.ОВ цд слресц 1 х Входа . П ) и МВсх 13Обгвсча ЗУ ВСС МОдц ЗаПИСИ ОЛНОИМЕННЫХ р;35 рялов Объслня 3 тс 51 и отсмтствие блокировкиприводит к тому. что ири пступлеци сиснд,ОВ Зац 3 СИ ВКЛ 11110 Тс 51 0,10 К 1,)дпц 1 ВЕХ Х 1- лх,сй ЗУ 11 с Г, к с)г, к стос)у ндп)1 влено обрдцение.Гс ел ыО и 3 О б и с те и и 53 Я Бл 51 стс Я с и и ж с и и с 30 т.20реблнемой мНест 1,Это лос г дстся тем, чгс прел,н)5 кенне ЗУсдср ЖИ К.1 КН, БЫИОЛ НЕНН ЫЕ, Н)1 И)И МЕ),,1 вмх кдтлн ы х т р истора х, мг 1)1)в я 011 ив э. с. ктрды которых соединены выхлами лсшифрдтсрд 5 л)ес 13, аоды соелис цс циной ии3 Ьоч тания, один из катодов каждого тиристора соединен с соответствующей адресной шиной, а другие катоды всех тиристоров объединены и соединены с дополнительными входами блоков записи и считывания. Блок считывания .может содержать усилитель импульсов нуля, усилитель импульсов единицы и формирователь опорного потенциала, вход которого соединен с дополнительным входом блока считывания, а выходы его соединены с соответствующими входами блока считывания и входами усилителей импульсов нуля и единицы, выходы которых соединены с выходами блока считывания.На фиг. 1 представлена принципиальная схема предложенного ЗУ; на фиг. 2 - схема запоминающего элемента, на фиг, 3 - временная диаграмма работы устройства.Предложенное ЗУ содержит объединенные в матрицу запоминающие элементы 1, дешифратор адреса 2 со входными 3 и выходными 4 шинами, адресные шины 5, ключи 6, выполненные на двухкатодных тиристорах, блоки записи 7 со входами записи О и 1 соответственно 8 и 9,дополнительным входом 10, Выходы блоков записи 7 подсоединены к разрядным входам 0 и 1 соответственно по.шинам,11 и 12. Входы блоков считывания 3 соединены с шинамн 11 и 12, а выходы - с выходными шинами О и 1 соответственно 14 и 15, Блок считывания 13 содержит усилители импульсов нуля и единицы и формирователь опорного потенциала. Усилители импульсов содержат выход,ной транзистор 16, шунтирующий транзистор 17 и резистор 18, выходной транзистор 19, шунтирующнй транзистор 20 и резистор 81,Формирователь опорного потенциала состаит из управляющего транзистора 22 усилительного трехэмиттерного транзистора 23, базо. вого резистора 24 и коллекторного резистора 25 Выходы формирователя опорного потенциала соединены с разрядными шинами 11 и 12 и со входами усилителей импульсов нуля и единицы блока считывания 13, Входы формирователя опорного потенциала соединены с объединенными катодами тиристоров ключей 6 и с дополнительными входами 0 блоков записи 7. Другие катоды тиристоров ключей 6 соединены с соответствующими адресными шинами 5, которые через разделительные элементы 26 соединены с источником питания.Запоминающий элемент 1 представляет собой полупроводниковый симметричный триггер, состоящий нз двухкатоднцх тиристоров 27 и резисторов 28 и 29. Аноды тиристоров 27 через резистор 28 соединены с адресной шиной 5, первые катоды через резистор 29 соединены с виной питания, а вторые катоды тиристоров 27 соединены с соответствующими разрядными шинами 1 и 12. Х и Р базы тиристоров 27 соединены перекрестными связями. В ЗУ могут применяться и другие известные запоминающие элементы, например триггеры, выполненные на двухэмиттерных транзисторах.ЗУ работает следующим образом.В режиме хранения информации запоминаю 5 30 Ток 1, выбирают приблизитмьно на порядок меньше рабочего выходного тока блока считывания 13, коэффициент передачи К также приблизительно на порядок меньше Ф. ПоэтоЭ 5 му ток 1;на два порядка меньше рабочеговыходного тока блока считывания 13 и, следовательно, при подаче опорного потенциала на разрядиые шины 11, 12 выходной сигнал считывания не возникает. Вместе с тем величина опорного потенциала лишь незначительно мень О ше ( на 50 - 100 мВ) напряжения на разрядных шинах 11, 12 при подаче сигнала считывания, поэтому разрушения информации при считывании не происходит. 4 50 55 60 шие элементы 1 запитываются через разделительные элементы 26. Ток, текущий через запоминающие элементы 1, имеет значительно меньшую величину, чем ток в режиме обращения. Все двухкатодные тиристорц ключей 6 выключены, напряжение на входы формирователей опорного потенциала и дополнительные входы 10 блоков записи 7 не подается, и на разрядных шинах 11 и 12 напряжение близко к нулю, Выходные транзисторы 16 и 19 усилителей импульсов нуля и единицы блока считывания 13 запертьь В режиме считывания на входы 3 дешифратора 2 подаются сигналы и на одном из выходов 4 дешифратора 2 появляется высокий потенциал, который включает тирнстор ключа 6, При включении тиристора на входы блоков считывания 13 подается напряжение и на раз- рядных шинах 11 и 12 устанавливается опорное напряжение, величина которого автоматически поддерживается такой, что выходной ток блока считывания 13, текущий через коллекторы выходных транзисторов 16 и 19 не превышает следующего значения1 ша 1 э+ зХгде 11 - ток через базовый резистор 24 формирователя опорного потенциала; К - коэффициент передачи усилителя им-,пульсов блока считывания 13; д - коэффициент. усиления по току управляющего транзистора 22. Одновременно с установлением опорного потенциала при включении тиристора ключа 6 повышается напряжение иа адресной шине 5, связанной с этим тиристором, и увеличивается ток через запоминающие элементы 1, подсоединенные к адресной шине 5. При увеличении тока возрастает напряжение на катодах одного из тиристоров 27, входящего в состав запоминающего элемента 1, и часть тока запоминающего элемента 1 переключается в соответствующую разрядную шину 11 или 12, производя включение усилителя импульсов блока считывания 13. По окончании режима считывания сигналы с адресных входов 3 снимаются, потенциал на выходе 4 дешифратора 2 становится ниже потенциала на катодах включенного тиристора ключа 6, что приводит к его выключению. Все элементы ЗУ восстанавливаЫ млиси щнеиМтенЧи мммаю 1 вюаиюа, Юф ааа 210 гЕЧ 1 НИИП дыринапаееициая ГигеафсюидпгМф рзж 7 Т Подписное ФфЦВЮЦИ 4 Мйфвидав, г Проектная, 4 Ужгород,Фнлн 3 Л ППП Пате ют состояние, которое они имели в режиме хранения информации.В режиме записи информации одновременво с адресными сигналами подаются сигналы записиили О на входы 9 илн 8, Так как на дополнительный вход 10 блока записи 7 при включении тиристора ключа 6 также пода.ется напряжение, производится включение блока записи 7 и одна из разрядных шин 1 и 2 замыкается на шину минус источника питания. На другой разрядной шине 12 или 11 устанавливается опорный потенциал, и запоминающий элемент 1 переключается в состояние, при котором будет проводить ток тиристор 27, соединенный с замкнутой в данный момент разрядной шиной 11 или 12. В этом случае выходные транзисторы 16 и 19 блока считывания 13 заперты, сигналы на выходах 14 и 15 отсутствуют, При подаче сигналов только на входы записи 8 или 9 блоки записине включаются, так как иа дополнительных входах 10 сигнал отсутствует.Таким образом, в режиме хранения инфор. мации блоки считывания, блоки записии ключи практически не потребляют энергию. Применение в качестве ключей тиристоров обеспечивает также высокую нагрузочную способность ключей и снижает мощность, рассеиваемую дешифратором адреса. формула изобретения, элементов на полупроводниковых триггерах, адресные входы которых соединены с адреснымишинами, подключенными через разделительныеэлементы к шине питания, а разрядныевходы - с выходами блоков записи и с входамиблоков считывания, отличающееся тем, что, сцелью уменьшения потребляемой мощности, оносодержит ключи, выполненные, например, надвухкатодных тиристорахуправляющие электроды которых соединены с выходами дешиф.ратора адреса, аноды соединены с шиной питания, один из катодов каждого тнристорасоединен с соответствующей адресной шиной,а другие катоды всех тнристоров объединеныи соединены дополнительными входами блоков записи и считывания.2, Устройство по п, 1, отличающееся тем,что блок считывания содержит усилитель импульсов нуля, усилитель импульсов единицыи формирователь опорного потенциала, входкоторого соединен с .дополнительным входомблока считывания, а выходы его соединены ссоответствующими входами блока считыванияи входами усилителей импульсов нуля н еди.25 ннцы, выходы которых соединены с выходамиблока считывания,