Ассоциативное запоминающее устройство

Союз Советских Социалистических РеспубликОП ИСАН ИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(11) 604033 61) Дополнительное к авт. свид) ЗаЯвлено 28,10,75 (2 1)М. К 1 81752/186 11 С 15/О с присоединением заявкиосударственныи комитетСовета Министров СССРоо делам изобретенийи открытий(088.8) 25.04,7 45) Дата опубликования описания 30.01. УЪ(54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТ Изобретение устройствам. Известно ассо ройство, которое нающие блоки, де са, регистр опрос Недостатком и ся неэффективное устройства.запоминающи тносит еус циативное запоминающ содержит адресные за текторы, дешифраторы а 1.звестногоиспользов пом ляет- ания устроиства я ание оборудо Наиболее близким техническим решением к предлагаемому изобретению является ассоциативное запоминающее устройство, содержащее группы адресных запоминающих блоков с адресными и выходными разрядными шинами, организованные в виде прямоугольной матрицы, дешифраторы опроса, выходы которых соединены с адресными шинами запоминающих блоков соответствующей строки матрицы, элементы ИЛИ, выходы которых подключены к входам соответствующих дешифраторов опроса, а входы - к соответствующим выходам триггеров регистра операнда и дешифратора операций, причем регистр операнда выполнен в виде нескольких регистров сдвига, а регистр маски - в виде нескольких кольцевых регистров сдвига по числу строк матрицы запоминающих блоков 2,Однако быстродействие известного устройства при выполнении логических операций ограничено наличием в устройстве только одного выходного регистра.Цель изобретения - увеличение быстродействия устройства.Это достигается тем, что устройство содержит сумматоры по модулю два, выходные разрядные шины каждого адресного запоминающего блока в группе, состоящей из двух блоков, соединены с информационными входами сумматоров по модулю два, выходы которых подключены к одноименным разрядным шинам записи другого блока группы, а управляющие входы сумматоров, информационные входы и входы управления записью и выборкой запоминающих блоков подсоединены к соответствующим выходам дешифратора операций, входы которого подключены к выходам триггеров регистра операнда.На чертеже приведена блок-схема устройства.Оно содержит адресные запоминающие блоки 1 (выполненные, например в виде интегральных микросхем) с адресными шинами 2 и выходными разрядными шинами 3. Блоки 1 организованы в виде прямоугольной матрицы, чис ло строк которой равно числу дешифраторовопроса 4. Выходы дешифраторов 4 соединены с соответствующими шинами 2 блоков 1. Входы указанных дешифраторов 4 соединены с выходами элементов ИЛИ 5, одни входы которых подключены к прямым или обратным выходам соответствующих триггеров 6 регистра 7 опроса, а другие - к прямым выходам триггеров 8 регистра 9 маски. Устройство содержит также элементы И 10, выходы которых присоединены к соответствующим входам триггеров б регистра 7. Одни входы элементов И 10 1 О соединены с соответствующими выходами триггеров 11 регистра 2 операнда, а другие -- с управляющими выходами дешифратора операций 3. Регистр 12 выполнен в виде нескольких независимых регистров 14 слвига, а регистр 9 - в виде нескольких кольцевых ре 15 гистров 15 сдвига по числу строк матрицы из блоков 1. Устройство содержит также сумматоры 16 по модулю два. Каждый блок 1 имеет вход 17 управления записью, вход 18 управления выборкой, информационный вход 19 и разрядные шины 20 записи по числу шин 3. Блоки 1 каждой строки объединены в группы по два, шины 3 каждого блока в группе соединены с информационными входами сумматоров 16, выходы которых подключены к соответствующим шинам 20 другого 25 блока 1 данной группы. Управляющие входь 1 сумматоров 16 данной строки, а также вхоВыходы Блок 1.1дешифратора 4 0101 шины 31 00010 00 О1 01000 10001 00000 00001 00000 0000 На вход 17 блока 1,1 подается сигнал разрешения считывания (например логический О), на вход 17 блока 1,2 - сигнал разрешения записи (например логическая 1), на входы 18 обоих блоков - сигнал разрешения выборки и на вход 19 блока 1.2 сигнал 0. В результате на шинах 3 блока 1,1 появляются считанные сигналы О 01. На общий вхол сумматоров 6 блока 1,2 подается сигнал 0, что приводит к появлению на шинах записи этого блока сигналов 0101 и записи кода 0 на пересечении 2-й и 4-й разлы 17, 18, 19 блоков 1 каждого столбца матрицы подключены к соответству 1 ощим выходам дешифрцтора 13. Входы дешифратора 3 подсоединены к выходам соответствующих триггеров 11 регистра 12.Работу устройства проиллюстрирусм на примере выполнения логических операций в группе, составленной из двух запоминающих блоков 1.1 и 1.2 с восемью адресными шинами 2 и четырьмя выходными разрядными шинами 3 (на чертеже этот вариант не показан).Рассмотрим, например, последовательность действий при выполнении операции инвертирования массива чисел, хранящихся в блоке 1.1. Все запоминающие элементы блока 1.2 предварительно устанавливаются в состояние 1. В блоке 1,1 хранятся четыре числа 011, 010, 001, 000, записанные на четырех его разрядных линиях в коде 1 на фоне 0. На регистр 15, являющийся регистром маски этих блоков, заносится код 110, на регистр 14 заносится код первого операнда 000, Код 0 с выхода триггера 11 младшего разряда регистра 14, поступающий на входы элементов И 10, используется для установки в 0 триг-. геров б регистра 7. Код опроса 000 и кол маски 110, поступая на входы элементов ИЛИ 5, обеспечивают возбуждение четных выходов - 000, 010, 100, 110 дешифратора 4 и соответствующих шин 2 обоих блоков.Ьлок 1.2 Блок 1.2(ло записи) (после записи)1 1 1010111 11111 10101111 1010111 111111 1010111 11ООГ рялных линий и четных адресных шин блока 1.2 (запись производится по коду 1 па шине 20). В следующем такте обращения код на регистре 14 сдвигается на один шаг - 000, код на регистре 15 циклически сдвигается -- 101, что приводит к возбуждению 000, 001, 100, 101 - выходов дешифратора 4. Запись О в блок 1.2 производится также как в первом такте - в запоминающие элементы на пересечении возбужденных шин 2 и 20,)") цинь 20 000 1100 1010 1111 1000 1100 1010 1111 1111 Формула изобретенан В третьем такте сдвиг кодов на рсистре 14 -- 000 и регистре 15011 приводит к возбуждению 000, 001, 010, 011 В четвертом такте на регистр 14 заноситсякод 111 (обратный коду 000), код нарегистре 15 циклически сдвигается - 110,при этом возбуждаются 001, 011, 101, 11.1выходы дешифратора 4. В пятом такте воз-.буждаются выходы дсшифратора - . 010, 011,110, 111, в шестом такте - 100, 101, 110, 111.В результате после выполнения шестого такта блок 1.2 содержит следуощую информацию:00000000000000001000010000100001,которая в обычном позиционном коде эквивалентна )00, 101, 110, 111, т. е. обратным кодам исходных чисел в блоке 1,1.Операция перезаписи чисел в прямом кодеиз блока 1.1 в блок 1.2 выполняется аналогично за одним исключением на вторые входысумматоров 16 блока 1.2 с выходы децифратора3 поступает код 1, д цс 0, ч)о приводит кинвертированию информации, оступсноц 1 сй сшин 3 блока 1.1 на шины 20 блока .2.Операции равнозначности и нердвнозцдчности (суммирования по модулю два) кодапервого операнда с содержимым олокд 1.1 заменяются поразрядными оцераццямц инвертирования или ерсзаписи в прямом коде. Еслипрямой (обрдтцый) код операнда ца регистре4содержит 1 (О) в д;ином разрядс, о привыполнении операции равнозначности производится перезапись в прямом кодс, а цри выполнении операции неравнозначностипоразрядное инвертирование содержимого блока 1.1. выходов дешифратора 4. Запись 0 процзво.дится аналогично предыдущим тактам. Замены 1 ца 0 приводит к здмсце операции перезаписи на инвертирование. Ассоциативное запоминающее устройсти,содержащее дешифраторы опроса, выходы которых соединены с адресными шинами соответствуюц)их адресных запоминающих б,окоп, обьедиценьх в группы, а вхо:1 ы деш ; рдт 30рОВ ОцрОСа СОСдццЕНЫ С ВЬЬХ 1 дЭЛ МС тов ИЛИ, вхды которых подкл)очень) к соответствующим выходам регистров опросы маски, элементы И, вхо;1 ы которых сое,1 ццгчы с соответствуюцими выходами регистра оцсранда и дешифратора операций, д выходы с М входами регистра опроса, отласающеее тем,что, с целью увеличения быстродействия устрой ства, оно содержит сумматоры цо модулю двд, управляющие входь которых, а также информационные входы и входы управления зазсьо и выборкой .запоминающих блоков соединены 40 с соответствующими выходами дсчпи 1)итордопераций, входы которого подключены к выходам регистра операнда, выходные разрядцыс шины каждого адресного запоминающего блока каждой группы подключены к информационным входам сумматоров по модулю два, выходы которых соединены с одноименными разрядными шинами записи другого адресного запомина)ощего блока данной группы,Источники информации, принятые во внимание прц экспсртизе:1. Автоэское свидетельство СССР499762,кл. С 11 С 15/00, 192.2. Авторское свидетельство СССР,хй 493162,кл. б 11 С 15/00, 1972.14 ц111 1 б б 1 б 1 б 17 1 б г га га б га 16 1 б 1 б 1 б 1 б 1 б Составитель Г. МамджянТехред О. Луговая Корректор Д. Мельниченко Тираж 7 7 Подписное Редактор В. ГончуковЗаказ 2104/43 ЫНИИПИ Государствеиого комитета Совега Министров СССР по делам изобретений и открытий 113035, Москва, )К, Раушская иаб., д. 415 Филиал П 1 П Патент, г. Ужгород, ул. Проектная, 4