Матричное множительное устройство

(1 Ц 60 О 554 Сава Советских Социалистических Республик(51) Л 1, Кл.з б 06 Г 7/39 ением заявкис п исо Государственный комитетСовета Министров ССС) Опублик ллетепьно 30.03.78,153) УДК 687.325(088.8 ло делам изобретен и пткрытий 45) Дата опубликовани 8 исания 72) Авторы изобретения(71) Заявитсл Киевский ордена Ленина политехнический институт м, 50-летия Великой Октябрьской социалистической революции(54) МАТРИЧНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТ ы х Изобретение относится к области вычислительной техники и может быть применено при построении цифровых вычислительных машин.Известны устройства для умножения, содержащие регистры сомножителей, сумматор и логические элементы 11,Недостатком известного устройства является низкое быстродействие.Наиболее близким техническим решением к изобретени 1 о является устройство, содержащее два регистра сомножителей, две матриц умножения, первые группы входов которы подключены к разрядным выходам соответствующих регистров сомножителей, блок управления, входные шипы первого и второго сомножителей 2.Недостатком известного устройства является то, что при умножении числа многократной длины необходимы большие аппаратурные затраты.Целью изобретения является повышение быстродействия,Это достигается тем, что в устройство введены регистр слов первого сомножителя, регистр слов второго сомножителя, два коммутатора, регистр сдвига, два сумматора и регистр задержки, причем входные шипы первого сомножителя поразрядно подключены к соответствующим входам регистра слов первого сомножителя и первого коммутатора,разрядные выходы которого подключены к разрядным входам регистра первого сомножителя, вторая группа входов первой матрицы умножения подключена к разрядным вы ходам регистра слов второго сомножителя,разрядные входы которого подключены к соответствующим шинам второго сомножителя, выходы первой матрицы умножения подключены к первой группе разрядных входов пер вого сумматора, вторая группа разрядныхВхОдОВ которого подкл 10 чена к разрядныз 1 Выходам второго сумматора, разрядные входы которого подключены к выходам второй матрицы умножения, разрядные входы регистра 15 второго сомножителя подключены к соответствующим выходам второго комвтутатора,входы которого подключены к соответствующим разрядным выходам регистра задержки, вторая группа входов второй матрицы умноже ния подключена к соответствующим выходамрегистра слов первого сомножителя, первый управляющий вход которого подключен к первым управляющим входам второго сумматора, первого сумматора, регистра слов вто рого сомножителя и к первому выходу блокауправления, второй выход которого подкл 1 очен к вторым управляющим входам регистра слов второго сомножителя, первого сумматора, регистра слов первого сомножителя, вто рого сумматора и к первому управляющему10 15 20 25 30 35 40 45 50 г 60 65 3входу регистра сдвига, разрядные выходы которого подключены к соответствующим входам первого и второго коммутаторов, выход регистра сдвига подключен к входу блока управления, третий выход которого подключен к третьему управляющему входу второго сумматораа.На чертеже изображена схема устройства, содержащего регистр 1 первого сомножителя, регистр 2 второго сомножителя, коммутаторы 3, 4, регистр 5 сдвига, регистр 6 задержки, регистр 7 слов первого сомножителя, регистр 8 слов второго сомножителя, матрицы 9, 10 умножения, сумматоры 11, 12, блок 13 управления.Работа устройства заключается в следующем,Регистры 2 и 7 имеют по п двоичных разрядов, регистр 1 - кп двоичных разрядов, а регистр 8 - п(к - 1) разрядов. Регистр 6 задержки имеет п разрядов, а сдвигающий регистр 5 - (к+1) разрядов. Сдвигающий сумматор 11 имеет 2 кп двоичных разрядов, а сдвигающий сумматор 12 - 2 п(к - 1) разрядов. Коммутатор 3 имеет п информационных входов, к управляющих входов и пк выходов. Коммутатор 4 имеет и информационных входов, (к - 1) управляющих входов и п(к - 1) выходов. Множительная матрица 9 имеет ки первых входов, п вторых входов и п(к+1) выходов. Множительная матрица 10 имеет и(к - 1) первых входов, п вторых входов и пк выходов. Сдвигающие сумматоры 11 и 12 имеют цепи сдвига влево на и разрядов, а сдвигающий регистр 5 имеет цепь сдвига влево на1 разряд.В исходном состоянии в разряде (к+1) сдвигающего регистра 5 записана единица. Во всех остальных регистрах устройства записаны нули. При наличии единицы в разряде (где =1,2 к) сдвигающего регистра 5 шины первого сомножителя подключаются к 1-м п входам регистра 1 первого сомножителя, Например, при =1 - к первым и входам, при =2 - ко вторым п входам, при =к - к-м и входам регистра 1. При этом первыми считаются младшие и разрядов регистра 1, а кми - старшие п разрядов регистра 1.При наличии единицы в разряде(где =1, 2,к - 1) сдвигающего регистра 5 выходы регистра 6 задержки подключаются к -м (где 1=1, 2,к - 1) п входам регистра 8 второго сомножителя. Регистр 6 задержки обеспечивает задержку слов на один цикл вычислений. К началу 8-го (где ь=1, 2 к) цикла с-ые (=1, 2 к) слова поступают на входы первого и второго сомножителей,В первом такте блок 13 управления выдает сигнал на цепи сдвига сдвигающих сумматоров 11, 12 и сдвигающего регистра 5, а также на цепи установки в нулевое состояние регистров 2 и 7. В регистры 2 и 7 записывается нуль, содержимое сдвигающих сумматоров 11 и 12 сдвигается на и разрядов влево, а содержимое сдвигающего регистра 5 - на один раз 4ряд влево, в результате чего происходит перекоммутация в коммутаторах 3 и 4.Во втором такте блок 13 управления выдает сигнал на цепи приема кода сдвигающих сумматоров 11, 12 и регистров 2 и 7, Происходит прием кодов в регистры 1 и 2, перемножение содержимого этих регистров на матрице 9 и сложение в сдвигающем сумматоре 11 результата умножения с содержимым этого сумматора, Происходит прием кодов в регистры 7 и 8, перемножение содержимого этих регистров на матрице 10 и сложение в сдвигающем сумматоре 12 результата умножения с содержимым этого сумматора. На этом заканчивается один цикл вычислений.Для вычисления произведений необходимо выполнить к циклов, После выполнения к циклов единичный сигнал с выхода регистра 7 поступает в блок 13 управления. После этого блок 13 управления выдает сигнал в цепь выдачи кода сдвигающего сумматора 12. В сдвигающем сумматоре 11 происходит сложение содержимого сдвигающих сумматоров 11 и 12. Результат умножения будет находиться в сдвигающем сумматоре 11.Предлагаемое устройство может также производить умножение сомножителей с кратностью т, где т(к. Для этого в исходном состоянии записывается единица в разряд (т+1) сдвигающего регистра 5.Таким образом, введение дополнительных блоков позволяет производить операцию умножения в предлагаемом устройстве быстрее, чем в известном. Причем благодаря сокращению размерности матриц умножения общие аппаратурные затраты не увеличиваются. Формула изобретения Матричное множительное устройство, содержащее два регистра сомножителей, две матрицы умножения, первые группы входов которых подключены к разрядным выходам соответствующих регистров сомножителей, блок управления, входные шины первого и второго сомножителей, о тл и ч а и ш, е е с я тем, что, с целью повышения быстродействия, в устройство введены регистр слов первого сомножителя, регистр слов второго сомножителя, два коммутатора, регистр сдвига, два сумматора и регистр задержки, причем входные шины первого сомножителя поразрядно подключены к соответствующим входам регистра слов первого сомножителя и первого коммутатора, разрядные выходы которого подключены к разрядным входам регистра первого сомножителя, вторая группа входов первой матрицы умножения подключена к разрядным выходам регистра слов второго сомножителя, разрядные входы которого подключены к соответствующим шинам второго сомножителя, выходы первой матрицы умножения подключены к первой группе разрядных входов первого сумматора, вторая группа разрядных входов которого подключена к разрядным вы600554 6 ходам второго сумматора, разрядные входы которого подключены к выходам второй матрицы умножения, разрядные входы регистра второго сомножителя подключены к соответствующим выходам второго коммутатора, входы которого подключены к соответствующим разрядным выходам регистра задержки, вторая группа входов второй матрицы умножения подключена к соответствующим выходам регистра слов первого сомножителя, первый управляющий вход которого подключен к первым управляющим входам второго сумматора, первого сумматора, регистра слов второго сомножителя и к первому выходу блока управления, второй выход которого подключен к вторым управляющим входам регистра гоонц пешего СОГ 1 НОК 0,7 епЯсдактор Н. Ваничева 8 Тираж 841комитета Совета Министров ССзобретений и открытийЖ, Раушская наб., д. 4,5 одппсн потрафил, пр. Сапунова,Заказ 270/4 Изд, М 3 НПО Государственного по делам 113035, Москва, слов второго сомножителя, первого сумматора, регистра слов первого сомножителя, второго сумматора и к первому управляющемувходу регистра сдвига, разрядные выходы которого подключены к соответствующим входам первого и второго коммутатора, выходрегистра сдвига подключен к входу блока управления, третий выход которого подключенк третьему управляющему входу второго10 с мматора,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР 169881,кл. 6 06 Г 7/50, 1967.15 2, Карцев М. А. Арифметика цифровых машин. М., Наука, 1969, с. 437 - 450.