Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК ПВЯОИП 289 Г 7/49 Цель изобретения - повышение быстродействия - достигается введениемв устройство для умножения, содержащее блок управления, блок управления первым параллельным сумматором, К п-разрядных вычислительныхмодулей, каждый иэ которых содержитпервьп параллельный сумматор и дварегистра, блоков согласования и управления вторым параллельным сумматором, а в каждый вычислительный модуль - трех регистров, двух вычитателей и второго параллельного сумматора, что дает воэможность организовать умножение знакоразрядных сомножителей способом умножения надва разряда множителя с удвоеннойточностью. 1 з.п. ф-лы, 1 табл.,3 ил. о СССР 1981.СССР 1984. УМНОЖЕНИЯосится к цифроехнике и может с управляющих,слительных машикий расширител одулей т перительных ых содер параллел ные с ды устройства, упрежима работы, 18 останова и 20 запервый 21 и второи входы устройства и 24 информационные вания ( г.2) со и треи второй орой 31 ервыи 2 й 30, в пар алл ОСУДАРСТНЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Институт проблем моделирования в энергетике АН УССР(56) Авторское свидетельств Р 1005035, кл. С 06 Г 7/49,Авторское свидетельствоУ 125603 16, кл, С 06 Р 7/49 54) УСТРОйСтВО дЛя 57) Изобретение о ой вычислительной ыть использовано оделирующих и выч ах как арифметиче 1Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих, моделирующих и вычислительных машинах как арифметический расширитель.Цель изобретения - повышение бь стродействия устройства.На фиг,1 изображена функциональ. - ная схема устройства для умножения, на фиг.2 - функциональная схема блока согласования; на фиг.3 - временные диаграммы работы устройства.Устройство для умножения (фиг,1) содержит блок 1 управления, блоки 2 и 3 управления первым и вторымельными сумматорами соответственно блок 4 согласования и К и-разрядных вычисл 5, каждый из котор вый 6 и второй 7 маторы, с первого 8-12 и первый 13 и татели, первый 15 следовательные вх равляющие входы 1 синхронизации, 19 пуска устройства, 22 информационные первый 23 и второ выходы устройстваБлок 4 согласо держит первый 25, тий 27 регистры, 29 триггеры, перв по пятый регистры . Я) второй 14 вычи- , (ф и второй 16 по- ци третий 32 сумматоры-вычитатели идвухразрядный последовательныйзна-.коразрядный сумматор 33.Устройство для умножения работаетследующим образом.Вначале выбирается режим работы. При работе в первом режиме производится умножение двух сомножителей, которые поступают в дополнительном коде в устройство на информационные входы 21 и 22При работе во втором режиме производится умножение сомножителей, один из которых поступает на информационный вход 22, а второй - на последовательные входы 15 и 16 устройства в последовательном знакоразрядном коде. Для выбора режима на управляющий вход 17 устройства пода ется соответствующий сигнал, Работа устройства как в пергом, так и во втором режимах начинается с подачи на запускающий вход 20 устройства единичного импульса произвольной дли тельности. При поступленииэтого импульса производится установка в "0" регистров 8, 10 и 11 в каждом вычислительном модуле 5, регистров 25,26 и 27 и триггеров 28 и 29 блока 4 согласования. Запись сомножителей в регистры 9 и 12 вычислительных модулей 5 производится по переднему Фронту запускающего импульса. Ввиду того, что вычисления на параллельных сумматорах 6 и 7 производятся в знакоразрядной системе счисления, поступающие значения операндов в параллельном дополнительном коде при первом режиме Функционирования преобразуются в параллельный знакораз- рядный код .по алгоритму Бутта. Преобразование осуществляется при помощи монтажного соединения.45При работе в первом режиме в блоке 1 управления через время , вырабатывается серия импульсов с периодом Т ч, которая поступает на первый и второй синхронизирующие выходы блока управления. При этомг1у -Тсц, Тсц Т вз уТвыч "у +Туггде Т , и Т, - время срабатыванияпервого и второгосумматоров Т з - время срабатыванияблоков управленияпервым и вторымпараллельными сумматорами.Таким образом, процесс вычисления осуществляется следующим образом.1 а первом шаге, равном по длительности, производится умножение множимого на первую старшую цифру множителя и сложение с удвоеннойвеличиной числа, хранящегося в регистре 8, которое в данном случае равно нулю. В регистр 8 поступает результат с второго сумматора 7, вкотором также происходит сложениесдвинутого результата после первогосумматора и произведения множимогона вторую старшую цифру сомножителя.Работа сумматоров осуществляется подуправлением блоков 2 и 3 управленияпервым и вторым параллельным сумматорами. На выходах этих блоков формируются сигналы, приведенные втаблице.С появлением первого импульса изсинхронизирующей серии в регистре 8записывается .первое значение частичного произведения. Затем процесс пов"торяется,После каждой вычислительной итерации с выхода старшего разряца регистра 8 полученное значение поступает в блок 4 согласования, где совместно со значениями положительногои отрицательного переносов и старшего разряда первого 6 и второго 7параллельных сумматоров осуществляется операция свертки при помощидвухразрядного последовательного знакоразрядного сумматора 33. После четырех тактов на последовательных выходах блока 4 формируются две старшиецифры результата, которые поступаютв регйстры 10 и 11 первого вычислительного модуля 5 (1), причем в первыйиз них поступают четные разряды результата, а во второй - нечетные, Попрошествии К шагов, где К = и/2 (и "разрядность операндов), в регистрах10 и 11 вычислительных модулей 5 формируются результаты А , А А ь(для четных разрядов) и А, А ,А(для нечетных разрядов).Преобразование избыточногокода вдополнительный осуществляется путемвыполнения операции А-А; на вы 1472899читателе 14 вычислительного модуля 5 (1) и сумматорах-вычитателях 31 и 32 блока 4 согласования. Причем для получения дополнительного кода на выходе сумматора-вычитателя 31 блока 4 согласования осуществляется предварительное суммирование на сумматоре-вычитателе 30 сгруппированных с соответствующими весами как положительных, так и отрицательных цифр с учетом формирования возможных при этом переносов. Таким образом, после всех итераций в блоке 1 управления формируется сигнал, запрещающий формирование синхронйзирующих импульсов. На информационных выходах 23 и 24 устройства формируется результат умножения с удвоенной точностью.Работа во втором режиме происходит под внешним управлением, а процесс вычисления аналогичен процессу при первом режиме. Управление прекращением подачи внешней синхросерии осуществляется сигналом останова в блоке управления.формула из обре тения1. Устройство для умножения, содержащее блок управления, блок управления первым параллельным сумматором, К и-разрядных вычислительных модулей, каждый из которых содержит первый параллельный сумматор и первый и второй регистры, причем выходы первого и второго регистров в каждом -м вычислительном модуле ( = 1 К) соединены соответственно с первым и вторым информационными входами первого параллельногосумматора, вход положительных и отрицательных переносов первого параллельного сумматора 3-го вычислительного модуля соединен с выходом положительных и отрицательныхпереносов первого параллельного сумматора (1+1)-го вычислительного модуля (3 = 1 К), управляющий вход первого параллельного сумматора -го вычислительного модуля соединен с выходом блока управления первым параллельным сумматором, первый вход которого соединен с первым входом блока управления и входом режима работы устройства, первый последовательный вход которого соединен с вторым входом блока управле 35 40 50 55 5 10 15 20 25 30 ния первым параллельным сумматором,вход синхронизации устройства соединен с вторым входом блока управления, первый выход которого соединенс выходом останова устройства, первый выход синхронизации блока управления соединен с входом синхронизации первого регистра каждого 3. -го вычислительного модуля, вход сброса которого соединен с вторым выходомблока управления, третий вход которого соединен с входом запуска устройства и управляющим входом второго регистра каждого -го вычислительного модуля, информационный входкоторого соединен с первым информационным входом устройства, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия, в него введены блок согласования, блок управления вторым параллельным сумматором,а в каждый д-и вычислительный модуль - третий, четвертый и пятый ре- .гистры, два вычислителя и второй параллельньд сумматор, причем в каждом-к вычислительном модуле первый ивторой информационные входы второгопараллельного сумматора соединенысоответственно с выходами первогопараллельного сумматора и второгорегистра, выход второго параллельного сумматора соединен с информационным входом первого регистра,выход которого соединен с информационным входом первого вычитателя, первые выходы третьего и четвертого регистров соединены с информационнымивходами второго вычитателя, выходпервого вычитателя каждого -го вычислительного модуля соединен с первым и вторым параллельными выходамиблока согласования и первым информационным выходом устройства, второй информационный выход которого соединен с выходом второго вычитателя каждого -го вычислительного модуля, первый и второй последовательные выходы блока согласования соединены,соответственно с информационнымивходами третьего и четвертого регистров первого вычислительного модуля, вторые выходы третьего и четвертого регистров З-го вычислитель-. ного модуля соединены соответственнос информационными входами третьегои четвертого регистров (3+1)-го вычислительного модуля, первый выходсинхронизации блока управления сое 1472899динен с первым входом синхронизации блока согласования, второй вход синхронизации которого соединен с вторым выходом синхронизации блока управления и входами синхронизации третьего, четвертого и пятого регистров каждого -го вычислительного модуля, второй выход блока управления соединен с входами сброса блока согласования и третьего и четвертого регистров каждого -го вычислительного модуля, первый вход блока управления вторым сумматором соединен с входом режима работы устройства, второй последовательный вход которого соединен с вторым входом блока управления вторым параллельным сумматором, выход которого соединен с управляющим входом второго параллельного сумматора каждого 1-го вычислительного . одуля, вход положительного и отрицательного переносов второго параллельного сумматора 1-го вычислительного модуля соединен с выходом положительного и отрицательного переносов второго параллельного сумматора (1+1)-го вычислительного модуля, выходы положительного и отрицательного переносов первого и второго параллельных сумматоров первого вычислительного модуля соединены соответственно с первым и вторым входами положительного и отрицательного переносов блока согласования, вход запуска устройства соединен с управляющим входом пятого регистра каждого -го вычислительного модуля, первый информационный вход которого соединен с вторым информационным входом устройства, третий информационный выход которого соединен с первым последовательным выходом пятого регистра первого вычислительного модуля, вто рой и третий последовательный выходы старших разрядов которого соединены соответственно с третьими входами блоков управления первым и вторым параллельными сумматорами, второй информационный вход пятого регистра 3-го вычислительного модуля соединен с третьим последовательным выходом пятого регистра (3+1)-го вычислительного модуля, выход старшегоразряда первого регистра первого вычислительного модуля соединен с информационным последовательным входом блока согласования.5 10 15 20 25 30 35 40 45 50 55 2. Устройство по и. 1, о т л и ч а ю щ ее с я тем, что блок согласования содержит три регистра, два триггера, три сумматора-вычитателя и двухразрядный последовательный знакоразрядный сумматор, первый вход которого соединен с информационным последовательным входом блока, первый вход положительного и отрицательного переносов которого соединен с первым информационным входом первого регистра, второй информационный вход которого соединен с вторым входом положительного и отрицательного переносов блока и вторым входом двухразрядного последовательного знакоразрядного сумматора,третий и четвертый входы которого соединены соответственно с первым и вторым выходами первого регистра и первым и вторым входами первого сумматора-вычитателя, разрядные выходы двухразрядного последовательного знакоразрядного сумматора соединены с входами соответствующих разрядов второго регистра, выходы первого, второго и третьего разрядов которого соединены соответственно с входами первого, второго и третьего разрядов третьего регистра, вход четвертого разряда которого соединен с выходом первого триггера, информационный вход которого соединен с выходом четвертого разряда второго регистра, выход которого соединен с выходами переноса и четвертого разряда первого сумматора-вычитателя и первым входом второго сумматора-вычитателя, второй вход которого соединен с выходами первого, второго и третьего разрядов первого сумматоравычитателя, а выход - с вторым параллельным выходом блока, первый параллельный выход которого соединен с выходом третьего сумматоравычитателя, первый вход которого соединен с четвертым выходом третьего регистра и выходом второго разряда второго регистра, выходы первого и третьего разрядов которого соединены С вторым входом третьего сумматора-вычитателя, первый и второй выходы третьего регистра соединены с первым последовательным вы-. ходом блока, второй последовательный выход блока соединен с третьим и четвертым выходами третьего регистра, синхровход которого соединен с син1 О 1472899 выходе блокасумматором Вид операции,выполняемой сумматором г г г г А,А,О О О 1 1 О 1 О О О 1 О 1 1 О 1 О 1 О О О О 1 С=А С= А - ВС=А+ВС=А хровходом первого триггера и вторымвходом синхронизации блока, входсброса которого соединен с входамисброса первого, второго и третьегорегистров и первого и второго триггеров, первый вход синхронизацииблока соединен с синхровходами первого и второго регистров и второготриггера, инФормационный вход котоСигналы на входе Сигналы на блока управления управлениясумматором рого соединен с выходом значенияпромежуточного результата двухразрядного последовательного знакоразрядного сумматора, вход значения промежуточного результата которого соединен с выходом второго триггера ипервым входом первого сумматора-вычитателя.Производственно-издательский комбинат "Патент", г. Ужгород Гагарина, 1 Заказ 1711/47 Тираж 667 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН113035, Москва, Б, Раушская наб., д. 4/5В