Запоминающее устройство

(45) Дата опубликования описанияОЗ,ОЗ,.78 51) М, Кл, С 11 С. 1 М Гасударстаанный яамктат Саватв Вьннатрав ссср аа далам нзабратаннй н аткрытнй(54) ЗАПОМИНАЮ СТРОЙС ТВО Изобретение относится к области звпомивж.дих устройств. и может быть использовано в блоквх памяти, содержащих дефек 1 вые ячейки.Известны авпоминвющие устройствв, св держащие блоки памяти с дефектными ячей квми В них используются двв идентичныхнтегрвльвых блока пвмяти "м блок обхода гефек ных рвэрядов 11(в НМЭстйткюм; этого : "тройствв являются 6 овьшвв аааирзалаувте. Ю эвтрвты, звключвющиеся в удвоена ячеек: лвмяти.Нвиболее близким о технической сущввс ти к изобретению является звпоминвющее устройство, содержвщее блок пвмяти с де- Ы фектвыми ячейками, подключенный к блоку распределения инфорювцвв по испрвввым разрядам, и регистр вдресв 12(.Однако это устройство содержит допопщ.телыый интегрвльаай блок оперативной Ю вмяти и эффективно может быть использоввво при нвличии большого числа дефектыъсс ячеек, а также прн необходимости самовосстановления в процессе вормвльвого функпвонироввния. 25 Если количество дефектных ячеек в ивтегрвльыом блоке .оперативной памяти относительно невелико в нет необходимости в самовосстановлении, использовввне донов нительного интегрального блока опервтнввой памяти для записи ивформвции о дефектных ячейках (об отквэвх) является не апрввдвнно избыточным по. колвчеству обо рудоввния и, кроме того, снижает авдеие.ность устройства..1 йщью йвстоящего изобретения является повышениенадежности устройства.Это достигается тем, что предлвгвемое устройство содержит элементы И по числу дефектных ячеек и элементы ИЛИ по числу дефектных разрядов, входы элементов И под ключены к выходам регистрв адреса, в выходы - к входвм элементов ИЛИ в соответсъ вин с законом распределения дефектных ячеек в. блоке памяти, входы блока распределения информации по, исповвным рвэрядвм соедв нены с выходвмв элементов ИЛИ.Нв чертеже прнведевв блок-схема предло женвого эвпомиввющего устройствв.598117 3Устройство содержит блок памяти 1 сдвфвктными ячейками, подключенный к блоку 2 распределения информации по испрввиым разрядам, соединенному с адресно-рвсшйрительным блоком 3. Ьиж. 3, а сваю,аочередь, содержит И .-разрядный регистрадреса 4, выполненный нв тратервх, элементы И 5 по числу дефектных иеек и элеменйы ИЛИ 6 до числу дефектных разрядов.Иховю элементов И 5 подиюочвны к выа щйдвм регистра адреса 4, в выходы - к входвм элементов ИЛИ 6 в соответствии с законом распределения дефектных ячеек вблоке памяти, входы блом 2 соединены с.выходами апементов ИЛИ 6, Блок 2 имеет 1 Ьшины 7 приема-выдачи информации.Работа ус 1 ройствв описана нв примереинтегрального блока памяти объемом 25612-ти разрядных чисел.Пусть блок пвмяги имеет дефектные ячей)ки по адресам:И 9 002 (код адреса 00000010) в 3, 8, 12разрядах,М 017 (код адреса 00010001) в 1 и 10рвэрядащ ЗЬМ 029 (код адреса 00011101) в 3 и 6рвзрядшцИ 0 098 (код адреса 01100010) в 6 и 10РвзрядвЧМ 229 (код адреса 11100101) в 1 и 12 30рвзрядвщДля исключения влияния на работу устройства атнх дефектных ячеек необходимов адресно расширительном блоке 3 установитьпять жементов И 5 с количеством входов, 35равным числу разрядов регистра адреса 4,и подключить к тем выходам регистра адреса 4, которые, соответствуют набору адресас дефектными ячейками.Например, при выборе ячейки И 002 код фОадреса соответствует 00000010 - состоянию регистра адреса 4. Для получения единицы нв выходе соответствующего цементаИ 5, необходимо входы последнего подсоединить к нулевым выходам регистра вдресв ф4 во всех разрядах, кроме второго, которыйследует соединить с единичным выходомвторого разряда регистра адреса. Подобнымобразом дажны быть установлены остальные четыре элемента И 5 ( в соответствии фс адресами 017, 02 Э, 098, 229). Далеевыходы апементов И 5 должны быть подключены через элементы ИЛИ 6 к входам техразрядов в блоке 2, которые соответствуютдефектным рвзрядвм интегрального блока фпамяти 1, В нашем примере опичествоеаамеигов ИЛИ 6 равно шести с максимальным числом входов, не баиее двух. Оствль 3 ва рвзрщы блока 2 остаются незвдейство,4ванными и в процессе функционирования будутвсегда устанавливаться в такое состояние,которое отождествлено с работоспособнымир азр ядам неВ режиме записи информации. устройствораб ответ следующим образом.Функционирование устройства начинаетсяс момента прихода кода адреса, управляющих.сигналов и информационного кода нв шины 7приема-выдачи информации. Согласно установившемуся коду адреса ячейка интегрвльногоблока памяти 1 фобиуляется В случае,если в ней имеются дефектные разряды, нввыходе одного нз апементов И 5 возникаетпотенциальный сигнал, который через элементы ИЛИ 6 устанавливает в "единичноеф состояние только те разряды блока 2, которыесоответствуют дефектным разрядам выбранной ячейки интегрального блока памяти 1.Затем информационный код рассредотачнваевся в блоке 2 и записывается в исправныеразряды выбранной ячейки интегральногоблока пвмяти 1, Во всех других случаяхблок 2 в режиме, записи будет всегда устновпен в состояние, отвечающее работоспособным разрядам, и информационный кодбудет записываться в интегральный блокпамяти 1 в исправные разряды чисел безрассредоточения. При смене адресов режимзвписи будет аналогичным описанному.Здесь следует отметить, что в оперативныхзапоминающих устройствах описанный працесс записи информации будет осуществщггься в режиме нормвльного функцнонировввиния,а в постоянных запоминающих устройствахтолько рвз перед началом рвботы.В режиме считывания информации устройсяво работает следующим обрвзом.При нвличии кода адреса и упрввпаошихимпульсов информвционный код считыввеъся из интегрального блока памяти 1 в блок2. Параллельно адресный код подается в регистр адреса 4 адресно-расширительногоблока 3 и при наличии дефектов в рвэрядвхвыбранной ячейки интегрального блока памяти 1, нв выходе соответствующего элементаИ 5 появится потенциальный сигнал, которыйчерез апементы ИЛИ 6устанавливает вединичное состояние только те рвзряды блова 2, которые соответствуют дефектным рвзрадвм выбранной ячейки интегрального блокапамяти 1, Звтем информационный од сосредотвчизвегся в;блоке 2 и выдается нв шиныприема-выдачи информации.Во всех другихслучвях бпок 2 в режимесчитывания будет всегда установленв состояние, отвечвющее работоспособным разрядам,и информационный код будет выдаваться ившины 7 приема-выдачи информации без соо редоточения. При смене адресов режим считывания будет аналогичен описанному.,Формула изобретения уФЗапоминающее устройство, содержащее блок памяти с дефектными ячейками, подключенный к блоку распределения инфор .мации по исправным разрядам, и регистр адреса, о т л и ч а ю щ е е с я тем, что, Ь целью повышения надежности,устройствЬ оно содержит элементы И по числу дефжтных ячеек и элементы ИЛИ по числу де-с бфектных разрядов, входы элементов Й поДЖвючены к выходам регистра адреса, а выходык входам элементов ИЛИ в соответствив сзаконом распределения дефектных ячеек в,блоке памяти, входы блока распределенияинформации по исправным разрядам соединены с выходами элементов ИЛИ,Источники информации, принятые во внимание при экспертизе:1. Патент США М 3658275,кл. 340-172. 6. 1973.2. Заявка Иц 2097138 Й 4,кл,611 С 11/ОО,18.0176, по которой принато решение о выдаче авторского свидетельства.