Формирователь адресных токов

Оп ИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоцнаянстнцескнхРеспублик) Дополнительное к авт. свид-ву22) Заявлено 24.03.78 (И) 2337922/18-2 2М, Кл.Ст 11 С 8/00 итением заявкиритет ис оаударственнм оонвтвСовета виноотров СССоо делам каоорвтееля открьпио) Заявител ФОРМИРОВАТЕЛЬ АДРЕСНЫХ ТОКОВ аэы транзисторов 4 и +3,5 В, а в цепях базы Изобретение относится к вычислительнойтехнике, в частности к запоминающим устройствам цифровых вычислительных машин,Известны формирователи адресных токов., вкоторые для повышения надежности работывключен дополнительный транзисторный формирователь, выход которого подключен к коллекторам транзисторов, причем входы транзисторов подключены ко входам дешифратора11Наиболее близким техническим решением являются формирователи адресных токов,содержащие переключателй.токов, состоящиеиэ основного и вспомогательных каскадов,п разрядные дешифрвторы и логическийблок 2,Недостатками данного формирователя адресных токов является большая мощность, рассеиваемая на основных транзисторах переключателя токов, и большое потребление тока вцепях этих транзисторов, причем число переключателей токов равно числу выходов дешифратора,Цель изобретения - повышение надежности, сокращение потребляемой мощности,снижение габаритов и стоимости формирователей адресных токов. Это достигается тем, что вход основного каскада ввереключателя тока подключен к выходу логического блока, а входы вспомогательных каскадов - к соответствующим выходам дешиф ратора.На чертеже показана принципиальная злек.трическая схема предлагаемого формирователя адресных токов.Он содержит логический блок 1, дешифратор 2, вспомогательный каскад 3 и основной каскад. Последний состоит из основных транзисторов 4 и 5 с резисторами 6, 7 и 8, 9 соответственно в цепи базы и в коллекторе, вспомогательных транзисторов 10 в 3, базы которых попарно объединены и подключены к делителям на резисторах 14 и 15 и диодах 16, 17, а коллекторы нагружены на трансформаторы выходного каскада, резисторов 18, 19, задающих ток в переключателях токов, и диодов 20, 21, соединенных последовательно и подключенных к.диодам 16, 7, Эмиттеры транзисторов 4, 10, 30 12 и 5, 11, 13 объединены и подключены крезисторам 18 и 19 соответственно.формирователь адресных токов работаетследующим образом.Потенциал в цепи б25 5 изменяется от О дотранзисторов 10 в 3 от 0 до+ 2 В. Это обеспечивается резисторами 6 н 7 аЯелителями иэ резисторов 14, 5 и диодов 16, 17, 60 и 61,Рассмотрим работу схемы, когда в базе. транзисторов 4 и 5 потенциал + 3,6 В, В этом случае транзистор открыт, ток протекает от - Е 2, резистор 18, транзистор 4, резистор 8 на + Е 1, в эмиттере транзистора ЗВ,Аналогично для транзистора 6. Независимо от потенциала в базах транзисторов О - 13 (О или + 2 В), так как в эмиттере у них ЗВ этн транзисторы закрыты (поэтОму транзисторы 4, 5 будем иногда называть основными, а транзисторы 10 в 3 в вспомогателы;ыми).Теперь рассмотрим работу схемы, когда в базе транзистора 4 потенциал ,снизится от + 3,5 В к ОВ, причем потенциал в базе транзисторов О, 11 + 6 В, а 16, 3 - ОВ (логнка работы дешифратора такоЬа, что яа выбранном выходе дешифратора 6 формируется положительный потенциал, а на невыбраиных - ОВ). В этом случае ток нереключятся в транзистор 10 от - Е 6, резистор 16, транзистор 1 О, трансформатор на +ЕЗ, транзистор 10 будет открыт и у него в эмиттере будет потенциал +15 В который надежно закроет транзисторы 4 и 12, у которых в базе ОВ. Очевидно, из описанного выше, что состояние траязисторов 6, 1 н 13 останется беэ изменения.Ток, протекающий через трансформатор, подключенный к коллектору транзистора 1 О, вцэывзет открывание ключа вытекающего тока е нагрузку. При появлении в базе транзистора 4 потенциала +3,5 В схема возвращается в исходное состояние.Затем в базу транэисгора 6 подается на заданное время потенциал ОВ. что приводят к переключению тока через транзистор 11 и от. крыванию ключа втекающего тока аналогично описанному для транзистора 10. Для оперативных запоминающих устройств(ОЗУ) системы ЗД данный формирователь адресных токов формирует последовательно Полу.токи считывания и записи,ЭДлительность этих токов формирует логический блок 1, так как при каждом обращении кОЗУ транзистор 4 (5) обязатльно закрываетсяна время считывания (записи), то мощность,рассеиваемая. на них, уменьщается в величину1 ф скважности раэ, а следовательно, и надежностьих работы возрастает.На чертеже у деаифратора 6 для простоты,показано два выхода, однако предлагаемая схе.ма прове,"ялась с дешифратором 6 на восемь1 выходовИспользование изобретения позволит повысить надежность работы, значительно снизить потребляемую мощность по источникам + Е+ и - Е 6, сократить объем оборудования, габариты ф и стоимость формирователя адресных токов,Форюнроеатель адресных токов, содержа.щий переключатель токов, состоящий из основного н вспомогательных каскадов, дешифратори логический блок, отлмчающыйся .тем, что,с цМью уменьшения потребляемой мощности,вход основного каскада переключателя токаподключен к выходу логического блока, а входыМ вспомогательных каскадов - к соответствующим выходам дешифратора.Источники информации, принятые во внимание при экспертизе:. Авторское свидетельство СССР М 399006,кл,. 6 11 С 7/00, 1970,эф . 6. Гехническое описание запоминающегоустройства, ТУ ПСЗ, 069.036, 1973.оие лвретвенного комитета Сделам изобретений иМосква, Ж-ЗБ, РаушскаяП Патента, г. Ужгород,та Министров Ш.Ркрытий йная, 4 наб.,л. П едактор Л. Наро аказ 565582 1 Н ННП