Матричное операционное устройство

О П И С А Н И Е54 зэатИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистицескихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ/3 заявкис присоединен Гасударственный комит Совета Министров ССС по делам изобретений и открытий(45) Дата опубликования описания 16.05,77) МАТРИЧНОЕ ОПЕРАЦИОННОЕ УСТРОЙСТВ Изобретение относится к цифровой вычислительной технике и предназначено для использования в электронных вычислительных машинах и быстродействующих процессорах.Известно матричное устройство умно жения, содержащее матрипу умножения, регистры множимого и множителя Я. Однако такие устройства обладают большой аппаратурной избыточностью и не могут выполнять другие арифметические операции. 0 Наиболее близким по техническому решению к предложенному является устройство, содержащее в каждой ячейке одноразряднь й сумматор, один вход которого под ключен через элемент ИЛИ к выходам двух элементов И; выход одноразрядного сумматора 4 -строки и 1 -столбца матрицы подключен к одному из входов одноразрядного сумматора ( 4 + 1)-строки и (1)- столбца матрицы, и шины у 1 травленид 21.Однако такое устройство не может выполнять операции сложения и вычитания и имеет недостаточную модульность структуры по краям матрицы.25 Цель изобретения - расширение функциопальных возможностей,Эта цель достигается тем, что устройство содержит в каждой ячейке по два сумматора по модулю два, первые входы которых в каждой строке матрицы подключены кпервой шине управления, вторые входы первого сумматора по модулю два в каждойстроке матрицы подключены ко второй шинеуправления и к одному из входов первогоэлемента И, вторые входы вторых сумматоров по модулю два в каждом столбцематрицы подключены к одному нз входоввторого элемента И и к входу устройства,выходы сумматоров по модулю два подключены к другим входам соответствующихэлементов И,На чертеже показана схема устройства,Устройство содержит одноразрядные сумматоры 1, элементы ИЛИ 2, элементы И3 и 4, сумматоры 5 и 6 по модулю два,шины управления 8 и 9, входные 7, 10 и 11и выходные 12 и 13 шины,Работа устройства начинается с подачина его входы кодов настройки и операн 5439373дов. При выполнении операции деления сигнал с инверсного выхода 12 каждой предыдущей строки подается на входы 9 и 11 предыдущей строки, При выполнении умножения результаты с выходов 13 первых сумматоров каждой строки, кроме первого сумматора первой строки, подаются на входы 10 первой строки, т.е, результат с выхода 13 второй строки подается на вход 10 первого сумматора первой строки, результат с выхода 13 третьей строки - на вход 10 сумматора первой строки и т.д.Операнды при сложении подаются на входы 8 и 10, код настройки на входы 8 и 9, При этом в разряды матрицы, расположенные в первой строке, на входы 8 и 9 подаются коды ф 1" и фОф, соответственно, а на остальные входы 8 и 9коды "0. Таким образом, результат сло жения образуется на выходах сумматоров первой строки. Сигнал переноса распространяется от младшего разряда к старшему.Так как на входы 8 и 9 подаются коды 0", то результат без изменения переда ется на выходы 12 первого столбца матри цы, Операция вычитания выполняется подачей на входы 8 и 9 первой строки кодов "1" и "1 ф, а на входы 8 и 9 следующих строк - кодов "Оф и "О,"Так как вход 9 зо в операциях сложения и вычитания не участвует в качестве информационного, для упрощения логической группы схем 2-6 этот вход используется в качестве дополнительного входа настройки для выпол нения операций сложения и вычитания. Предложенное устройство обладает более широкими функциональными возможностями, что достигнуто введением в него сумматоров помодулю два и новой организацией связей,Формула и з о б р е т е н и яМатричное операционное устройство, содержашее в каждой ячейке одноразрядный сумматор, один вход которого подключен через элемент ИЛИ к выходам. двух элемен- тов И, выход одноразрядного сумматора 1-строки ис:толбца матрицы подключен к одному из входов одноразрядного сумматора ( 1 + 1)-троки и (-1)-стоб-: ца матрицы шины управления, о т л и ч аю ш е е с я тем, что, с целью расширения функциональных возможностей, устройство содержит в каждой ячейке по два сумматора по модулю два, первые входы которых в каждой строке матрицы подключены к первой шине управления, вторые входы первого сумматора по модулю два в каждой строке матрицы подключены ко второй шине управления и к одному из входов первого элемента И, вторые входы вторых сумматоров по модулю два в каждом столб це матрицы подключены к одному из входов второго элемента И и к входу устройства, выходы сумматоров по модулю два подключены к другим, входам соответствующих элементов И.Источники информации, принятые во внимание при экспертизе:1. Патент Франции Мо 2098559, кл. С 06 Р 7/00, 1972,2, Авторское свидетельство СССР М 2 360663, М,Кл . С 06 Г 7/52, 1972 (прототип).Составитель В. Жуковктор Т, Иванова Техред М. Левипкаи Корректор И, Гокси в ССС омитета Совбретений иРауш скан ПП "Патент", г, Ужгород, ул, Проектнан,Заказ 872/64ЦНИИПИ Госу Тираж 81 дарственного по делам из Москва, Ж