Логическая запоминающая ячейка

ОПИСАНИЙ ИЗОБРЕТЕН Ия Союз Советскмн Соцмалмстнчесимн Респубпми(61) Дополннтель авт бц М. Кл,в б 06 У 7 7.74(21) 2040760/2(22) Заявлен с присоедин (23) Приоры нем заявки 3 ф осударственный комитетСовета Министров СССРво делам нзооретеннйн открытий 3) УДК 6 В 1.328,(72) Авторы, изобретения Ленинградский ордена Ленина электротехнический и им. В, И. Ульянова (Ленина)(71) Заявитель ИЧЕСКАЯ ЗАПОМИНАЮЩАЯ ЯЧЕЙ вычйс нвль ей логической запоми льзо апон ано при мин вюших информац. ностью и тк лярщая ячейтыре читываны счи е разряд дключен дв че е элементы заному чходами логическая зап 2 - принципивторь чен ти со скрын ая ячейка со со скрытым юи:ий собой триг В известной :ячейке погичес ся только межц ративной ннфор бой состояниеБель изобре ти на биполярныхвания оперативны считывания рве рвзряшые которых. подкл Изобретение относится к области ительной техники и может быть исппостроении ассоциативных устройств и средств обре и, обладеюших ьысокой ре функциональной гибкостью. Известна логическая запоминаюка, содержащая элемент памяти,двухвходовых элемента "И, шинуния оперативной информации, две штывания постоянной информации,ные шины, к каждой из которых поэлемент памяти двух элементов Ивые входы которых соединены со вуправления ячейки соответственно,входы объединены попарно и подклсоответственно к прямому и инверрходам ячейки, . логической запоминающей ие операции осушествляютвходной переменной и опемацией, представляющей сопемента памяти,тенин - расширение функ аюшей ячейки,Эта цепь достигается тем, что в логическую запоминающую ячейку введены два 5 элемента задержки и два дополнительныхдвухвходовых элементаИ", первые входыкоторых подключены к соответствуюшим входам управления ячейки, а вторые - к соответствуюшим разрядным шинам. Выхот 0 ды дополнительных элементов "И подкпюны через соответствую держки к прямому и инве ячейки соответственно.На фиг. 1 изображена б минаюшвя ячейка; на фиг альная схема элемента и тым изображением. Логическая запоминаю держит элемент памяти 1 20 изображением", предстал гер с раздельными.входа транзисторах, шику счить ной информации 2, две ши постоянной информации 3,26 шины 4 и 5, к каждой пзчен элемент памяти 1 и выходы двух элементов "Иб, "И 7 и "И"8, "И"9, первыевходы которых соединены со клодами управпены ячейки соответственно, а вторыевходы объединены попарно и подключенысоответственно к прямому и инверсномувходам ячейки. В погическую запоминающую ячейку введены два элемента задержки 10, 11 и д а дополнительных двухвходовых элементе "И"12, первые входы которых подключены к соответствующим входам управления ячейки, а вторые - к соответствующим разрядным шинам 4,5. Выходы элементов Иф 1."., 13 подкпючены черезсоответствующие элементы задержки 10, 11к прямому и инверсному входам ячейки со. ответственно.фСкрытое изображение создается подключениемдиода (эпемента И") к.плечутриггера.йри подкпюченйи к одному плечутриггера онсоздает "скрытую 1 ф, к другому - "скрытый Оф. При подключении двух:. диодов (как показано на фиг. 2) можно хранить в эпементе памяти фскрытый О" и"скрытую 1".Дпя считывания оперативной информациина шину 2 подается сигнал, который обу.славливает появпение другого сигнала либона шине 4, либо на шине 5 в зависимостиот хранимой информации. При записи новойинформации сигнал подается одновременноне шину 2 и на одну из шин 4 ипи 5. Присчитывании постоянной информации сигналподается одновременно на шину 2 и одну.из шин 3,Реализация логических операций междувходной переменной и, оперативнойинформацией происходит при подаче управляющихсигнапов на эпеченты "Иф 6 - 9 и сигналана шину 2. Вид логической операции определяется набором управляющих сигналов.Обозначим через двоичные переменные:- состояние элемента памяти, 5 - сиг-,нап на единичном, а 5 - сигнал на нулевом входе элемента памяти, появляющиесяна разрядных шинах при реализации логи. ческих операций, Е - сигнал на прямом выходе элемента памяти (прямой разряднойшине), Йсигнал на инверсном выходеэлемента памяти (инверсной разрядной шине),- управляющий сигнал ( Г - номер элемента фИ", на который подан дыют ыный управляющий сигнал), ХХ - прямое,и инверсное ,значениями входйой йеременной.Йпя триггера с дублированными переходами функция переходов запишется:И+1)= 5 УЗ (1 , Фа входные сигнапы 5Ц и .Ья(,Цопредепяются выражениямив и (х 1 чн 3, (2)) = Г хч(ъ)Подставляя выражения 2 и 3 в выражение (1) и полагая ф(,1) =Р(9 И после соответствующих преобразований получим:: Гсхчх )чц)ч (х чх )Ф(чЦ ИЪц 1Таким образом, подавая опредепенныйнабор управляющих сигналов на элементы"Ифб-фИ 9, можно реализовать любую изшестнадцати пог;ческих функций, Например, 5 при подаче управляющего сигнала толькона элемент "И 6 реализуется логическаяоперация ИЛИф, при подаче управляющихсигналов на логические эпементы фИф 7,фИ "8- погическая операция финверсия Хф. ЙЙ При реализации погических операций между опера=ивной и постоянное информациямизапоминающая ячейка работает в два такта.В первом тахте происходит считывание постоянной информации при подаче сигналов М на шину 2 в одну из шин 3, В этом:жетак-,те подаются управляю хие сигналы на эпементы "И 12, 13, благодаря чему считыная информащи с разрядных шин 4 и 5поступает на эпементы задержки 16, 11, Эр Во втором такте через время, определяемое элементом задержки, подаются управляющие на элементы "И"6-И 9 к сигнал нашипу 2, В результате реализуется логическая операции между постоянной и оперативной информациями, опредепяемая такжевыражением (4), в котором в качествепрямого и инверсного значений Х выступа-Оют прямое и инверсное значения считаннойпостоянной информации.д Таким образом, изобретение имеет рас- .ширенные функциональные возможности, заключающиеся в реализации логических операций между оперативной и постоянной информацией, хранящейся в элементе памяти р со фскрытым изображением.формула изобретенияощ Логическая запоминающая ячейка, со- держащая элементы нежити, четыре двухвходовых эпемента "И", шину считывания оперативной информации, две шины считывания постоянной информации, две разрядив ные шины, к каждой из которых подкпюченэлемент памяти и выходы двух рйементов , фИф, первые входы которых соединены со входами управления ячейки соответственно, а вторые входы объединены попарно и под щ кпючены соответственно к прямому и инверсному входам ячейки, о т л и ч а ющ ая с я тем, что, с целью расширенияФункциональных возможностей ячейки,внеевведены два элемента задержки и два дополнителыых двухвходовых элемента "И,первые входы которых подключены к соот 520586 6ветствуюшим входам управления ячейки, ;вторые - к соответствуюшим разрядным шинам; выходы дополнительных элементов "И подключены через соответствующие элементы задержки к прямому и инверсному вхо.дам ячейки соответственно, .Составитель И, СейфуллаТехред Н, АндрейчукКорректор; А, ГрипейкоП Редакто Утехин Зак Филиал ПП Патент, г. Ужгород, ул. Проектная 4206/205 Тираж 863БЕИИПИ Государственного комитета Совепо делам изобретений и от113035, Москва, Ж, Раушская днисноеМинистров СССытийнаб., д, 4/5