Двоично-десятичный счетчик

писАн ЗОБРЕТЕ 11 06 оюз Советски циапистическ Республик(22) Заявлено 11.04 3,02 51 Н с присоединением заявки23) Приоритет Государственный комитет Совета Экинистроа СССРпо делам изобретенийи открытий бликовано 05,0 6, Бюллетень9 681.3.055:621 .374.32 (088,8 Дата опубликовани писания 06.05.76) Заявитель ЧНО-ДЕСЯТИЧНЫЙ СЧЕТЧ 4) первого и втои первого разхема 30 Изобретение относится к вычислительной технике, предназначено для сложения последовательности входных импульсов в двоичнодесятичном коде.Известен двоично-десятичный счетчик, каждый разряд которого содержит триггер памяти, коммутационный триггер и схему И - НЕ, причем единичный выход триггера памяти соединен с единичным входом коммутационного триггера, нулевые выходы коммутационных триггеров первого, второго и третьего разрядов соединены с единичными входами триггера памяти своих разрядов и с нулевыми входами коммутационных триггеров, триггеров памяти и схем И - НЕ всех более младших разрядов, вь 1 ходы схем И - НЕ первого и второго разрядов соединены со входами коммутационных триггеров второго и третьего разрядов, соответственно, единичные выходы коммутационных триггеров первого, второго и третьего разрядов соединены со входами схем И - НЕ своего разряда, нулевые входы коммутационных триггеров всех разрядов и вход схемы И - НЕ четвертого разряда соединен с нулевыми входами коммутационных триггеров, триггером памяти и схем И - НЕ всех разрядов, нулевой выход коммутационного триггера четвертого разряда соединен с единичным входом триггера памяти четвертого разряда и нулевыми входами коммутационных триггероврого разрядов и триггера памяряда.Цель изобретения - уменьш еоборудования.Предлагаемый счетчик отличается тем, что выход схемы И - НЕ четвертого разряда соединен со входом схемы И - НЕ первого разряда, выход,которой соединен с нулевым входом коммутационного триггера четвертого разряда, выход схемы И - НЕ третьего разряда соединен со входом схемы И - НЕ четвертого разряда, единичный выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера второго разряда.На чертеже изображена структурная с счетчика.Двочино-десятичный счетчик состоит из схем И - НЕ 1 и 2, 3 и 4, 5 и 6, 7 и 8, образующих триггеры памяти, схем И - НЕ 9 и 10, 11 и 12, 13 и 14, 15 и 16, образующих коммутационные триггеры соответственно четвертого, третьего, второго и первого разрядов счетчика, а также схем И - НЕ 17 - 20.В исходном состоянии триггеры памяти всех разрядов находятся в состоянии нуль, Поскольку тактирующий сигнал отсутствует и на выходах схем И - НЕ 4 - 6 - логический нуль, то на выходах схем И - НЕ 11 - 17 -логическая единица. Следовательно, па выходах схем И- НЕ 10, 18- - 20 - логический нуль. Таким образом, с приходом первого тактирующего импульса срабатывает только схема И - НЕ 15, устанавливая триггер памяти первого разряда в состояние единица. По окончании действия тактирующего сигнала на выходе схемы И - НЕ 20 появляется сигнал, равный логической единице, Следовательно, с приходом следующего тактирующего сигнала срабатывает схема И - НЕ 13, устанавливая триггер памяти второго разряда в состояние единица, а триггер памяти первого разряда - в состояние нуль.Чтобы схема И - НЕ 15 первого разряда не могла сработать в момент действия этого тактирующего сигнала после того как триггер памяти первого разряда установится в состояние нуль, а также для обеспечения устойчивой работы схемы И - НЕ 13, выход этой схемы И - НЕ соединен со входами схем И - НЕ 15 и 20, Таким образом, сигнал на выходе схемы И - НЕ может измениться лишь по окончании действия тактирующего сигнала. С приходом третьего тактирующего сигнала срабатывает только схема И - НЕ 15, поскольку па выходах схемы И - НЕ 10, 18 - 20 - логические нули. По окончании действия тактирующего сигнала на выходе схемы И - НЕ 20 оказывается логическая единица, а поскольку триггер памяти второго разряда находится в состоянии единица, на выходе схемы И - НЕ 19 - также логическая единица. Таким образом, с приходов( четвертого тактирующего импульса схема И - НЕ 11 устанавливает триггер памяти третьего разряда в состояние единица, а триггеры памяти второго и первого разрядов - в состояние нуль. Наличие связи с выхода схемы И - НЕ 11 на входы схем И - НЕ 13, 15, 19 опять препятствует неправильной работе счетчика. Аналогичным образом с приходом восьмого тактирующего импульса схема И - НЕ 17 устанавливает триггер памяти четвертого разряда в состояние единица, а триггеры памяти остальных разрядов - в состояние пуль. С приходом девятого тактирующего импульса срабатывает схема И - НЕ 15, и в счетчике устанавливается код 1001. С приходом десятого тактирующего сигнала схема И - НЕ 13 не срабатывает, поскольку на выходе схемы И - НЕ 1 - логический10 15 20 25 30 35 40 45 50 нуль. Поэтому срабатывает только схема И - НЕ 9, которая устанаьливает триггеры памяти четвертого и первого разрядов в состояние нуль. Наличие связи с выхода схемы И - НЕ 9 на входы схем И - НЕ 10, 13, 15 и 20 опять препятствует неправильной работе счетчика, Таким образом, схема возвращается в исходное состояние, в счетчике устанавливается код 0000, и цикл работы счетчика повторяется.Формула изобретенияДвоично-десятичный счетчик, каждый разряд которого содержит триггер памяти, коммутационный триггер и схему И - НЕ, причем единичный выход триггера памяти соединен с единичным входом коммутационного триггера, нулевые выходы коммутационных триггеров первого, второго и третьего разрядов соединены с единичными входами триггеров памяти своих разрядов и с нулевыми входами коммутационных триггеров, триггеров памяти и схем И - НЕ всех более младших разрядов, выходы схем И - НЕ первого и второго разрядов соединены со входами коммутационных триггеров второго и третьего разрядов соответственно, единичные выходы коммутационных триггеров первого, второго и третьего разрядов соединены совходами схем И - НЕ своего разряда, нулевые входы коммутационных триггеров всех разрядов и вход схемы И - НЕ четвертого разряда соединены со входом счетчика, выход схемы И - НЕ четвертого разряда соединен с нулевыми входами коммутационных триггеров, триггеров памяти и схем И - НЕ всех разрядов, нулевой выход коммутационного триггера четвертого разряда соединен с единичным входом триггера памяти четвертого разряда и нулевыми входами коммутационных триггеров первого и второго разрядов и триггера памяти первого разряда, отл ич а ющи йся тем, что, с целью уменьшения количества оборудования, выход схемы И - НЕ четвертого разряда соединен со входом схемы И - НЕ первого разряда, выход которой соединен с нулевым входом коммутационного триггера четвертого разряда, выход схемы И - НЕ третьего разряда соединен со входом схемы И - НЕ четвертого разряда, единичный выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера второго разряда.каз 944/16ЦНИИП Изд.258 Государственного коь по делам изобрет 13035, Москва, Ж, Тир тета Сове ний и откр Раушская ипография, пр. Сапунова ж 1029та Министытийаб., д. 4/5 Подписнов СССР