Устройство для управления памятью

Заявятедь УСТРОЙСТВО. ДЛЯ УПРАВЛЕНИЯ ПАИЯТ 5 Это ус ный блок ной памят блок полу один из б Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах для управ. ления памятью в цифровых вычислительных управляющих системах.Известны устройства для управления памятью команд, расположенных в постоянных запоминающих блоках цифровых вычислительных управляющих машин 11. тройство содержит постоянпамяти и блок полупостояни. На этапе отладки програмпостоянной памяти замещаетлоков постоянной памяти, т.е. информация, записанная в блоке постоянной памяти в определенном положении коммутатора замещается содер жимым блока полупостоянной памяти. Точность указания массивов замещения в данном устройстве определяется раз рядностью регистра и, в ряде случаев является недостаточной. Наиболее близким по технической сущности является устройство отладки программ для постоянного запоминающего устройства, содержащее запоминающий блок без разрушения информации, первые входы которого подключены к выходам распределителя, первый вход которого через блок управления соединен с шиной обращения, подключенной на вход постоянного блока памяти, вторые входы которого связаны со вторыми входами запоминающего блока без разрушения информации и через блок формирования адреса - с адресными шинами, подключенными через блок Формирования адреса участка - со вторыми входами распределителя, третьи входы которого соединены с блоком регистров установки (РУ) . Кроме того, устройство содержит блок ввода-вывода связанный с выходами постоянного блока памяти, блока памяти без разрушения информации, В данном устройстве выбор массивов замещения, т.е.94372точность указания массивов информаций за счет применения блока регист;ров установки повышается, посколькумассив запоминающего блока без разрушения информации разбивается научастки по количеству регистров установки и каждый участок адресуетсясамостоятельно,Однако при отладке программ задачЭВМ точность указания массивов инфор- юомации, обеспечиваемая данным устрой".ством, является недостаточной. Процесс записи информации в запоминающий блок памяти без разрушения информации осуществляется в два этапа. Напервом этапе производится его заполнение массивами исходной информации.На втором этапе, выполняется корректировка записанной информации. Учитывая то, что на закувчительном этапеотладки программ корректуры носятодиночный характер на Фоне массивовотлаженной информации, замещение информации большими массивами являетсянецелесообразным,гзЦелью изобретения является повышение точности подмены зон блоков постоянной памяти зонами запоминающего блока без разрушения информации.зеПоставленная цель достигается тем что в устройство для управления памятью, содержащее блок сравнения, блок постоянной памяти, первый и второй блоки Формирования адреса регистр и блок вывода, причем выход блока вывода является выходом устройства, адресный вход устройства соединен со входами первого и второго блоков формирования адреса, выход первого блока формирования адреса соединен 4 с первыми входами памяти и блока постоянной памяти,управляющий вход устройства соединен.со вторым входом блока постоянной памяти и с первым входом блока сравнения, выход которого соединен со вторым входом памяти, выход второго блока Формирования адреса соединен с третьим входом блока постоянной .памяти и со вторым входом блока сравнения, третий вход ко- Ю торого соединен с выходом регистра, введены первый, второй, третий и четвертый элементы И, триггер, одноразрядный блок памяти и элемент задержки, причем выход первого блока форми рования адреса и выход блока сравнения соединены соответственно с первым и вторым входами одноразрядного бло 6 4ка памяти, выход которого соединен с первым входом триггера, выход памяти соединен с первыми входами первого элемента И, выход которого соединен с первым входом блока вывода, второй вход которого соединен с выходом второго элемента И, выход блока постоянной памяти соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента И, тактовый вход устроист ва соединен с первыми входами третьего и четвертого элементов И, и со входом элемента задержки, выход которого соединен со вторым входом триггера; первый и второй выходы которого соединены соответственно со, вторыми входами третьего и четвертого элементов И, выход четвертого элемента И соединен со вторым входом первого элемента И.Блок-схема устройства для управления памятью представлена на чертеже.Устройство содержит память 1, вторые входы которой подключены к выхо" ду блэка сравнения 2, выход 3 устройства, вход блока 2 сравнения соединен с управляющим входом 4 устройства и со вторым входом блока 5 постоянной памяти, второй вход которого связан со вторыми входами памяти 1 и через блок б Формирования адреса - с адресным входом 7 устройетва, подключеннымчерез второй блок 8 Формирования адреса - с вторыми входами блока 2 сра-, внения, третьи входы которого соединены с выходом регистра 9. Первые и вторые входы одноразрядного блока 10 памяти соединены с соответствующими входами памяти 1, третий элемент И 11первый вход которого соединен с тактовым входом 12 устройства, первый ивторой элементы И 13 и 14 соответст",венно, причем первый вход первого элемента И 13 подклочен к выходам памяти 1, а выход - к первому входу блока 15 выхода. Первый вход второго этемента И 4 связан с выходом блока 5, а выход второго элемейта И 14 - со вторым входом блока 15. Выход одно- разрядного блока памяти 1 О соединен с первым входом триггера 16, второй вход которого соединен с выходом элемента 17 задержки, четвертого элемента И 18, Вход элемента 17, первые входы третьего элемента И 11 и четвертого элемента И 18 связаны с тактовым входом устройства.Устройство работает следующим образом.726 6Спустя некоторое вымя, определяемоеЬременем прохождения тактового сигналачерез элемент задержки 17, триггер16 устанавливается в исходное состояй ние, Таким образом, в данном устрой;стве с помощью регистра 9 и блока 2сравнения указываются массивы, в которых производится замещение информации блока 5 информацией, записанной 6 в памяти 1,а содержимое блока 10 указывает по каким именно адресам будет произведено замещение, Следовательно,в данном устройстве указание информа"ции осуществляется с точностью до % одного адреса.Предлагаемое устройство по сравнению с известньии повышает эффективность использования запоминающихблоков без разрушения информации,что приводит к сокращенио необходимых при отладке объемов памяти дан- ного типа. Кроме того, сокращаетсясуммарное время записи информациив памяти 1, что приводит к повышениюпроизводительности и сокращению сроков отладочных работ. Формула изобретения 5На адресном входе 7 устройства из ЭВИ в блок 6 и блок 8 поступает код адреса, который фиксируется в этих блоках. С выхода блока 6 код адреса поступает на входы памяти 1, одноразрядного блока 10 памяти и блока 5. С выхода блока 8 старшие разряды адреса поступают в блок 5 и в блок 2 сравнения, где они сравниваются с кодами, установленными на регистре 9, При появлении на управляющем входе устройства 4 сигнала опроса блок 5 произведет считывайие инФормации, которая в виде потенциального кода поступает на. входы второго элемента 1 И 14. Если код, установленный в блоке 8, не совпадает с содержимым из регистра 9, то сигнал, поступаоций на вход блока 2 с входа 4, не проходит на выход блока 2, Таким образом, 20 обращение к памяти 1 и одноразрядному блоку 10 не производится, исходное (нулевое) состояние триггера 16 не меняется, В этом случае тактовый импульс, поступающий по тактовому 2 З входу 12 проходит через третий элемент И 17 на опрос второго элемента И 14. Через элемент И 18 тактовый импульс не проходит. В результате этого, информация, считанная, из бло- зе ка 5, поступает через элемент И 14 и блок 15 на выход 3 устройства.Если код, установленный в блоке 8 совпадает с содержимым регистра 9, то вместе с опросом блока 5 происхо 35 дит опрос памяти 1 и одноразрядного блока 10 памяти. Информация, считанная мз памяти 1 поступает на вход элемента 13 в виде потенциального кода. Одноразрядный блок 10 памяти пред 4 в ставляет собой одноразрядное запоминающее устройство, где хранится информация, управляющая работой триггера 16. Если по опрошенному адресу на блоке 10 записан "0", то триггер 16 не изменяет своего состояния. В45 этом случае тактовый импульс со входа 12 через элемент И 11 поступает в элемент И 14 и на выходе 3 также появляется информация, считанная из блока 5.50Если при опросе второго блока 10 считан сигнал "1", то триггер 16 перейдет в единичное состояние. В результате этого, тактовый импульс со входа 12 через элемент И 18 пе,рейдет в элемент 13 и на выходе 3 через элемент И 13 и блок 15 поступает информация, считанная из памяти. Устройство для управления памятью, содержащее блок сравнения, блок постоянной памяти, первый и второй блоки формирования адреса, регистр и блок вывода, причем выход блока вывода является выходом устройства, адресный вход устройства соединен со входами первого и второго блоков Формирования адреса, выход первого блока Формиро вания адреса соединен с первьии входами памяти и блока постоянной памя" ти, управляющий вход устройства соединен со вторьи входом блока постоянной памяти и с первым входом блока сравне" ния, выход которого соединен со вторым входом памяти, выход второго бло" ка формирования адреса соединен с тре" тьим входом блока постоянной памяти и с вторым входом блока сравнения, третий выход которого соединен с выходом регистра, о т л и ч а ю щ е е" с я тем, что, с целью повышения точ ности, устройство содержит первый, второй, третий и четвертый элементыИ, триггер, одноразрядный блок памяти и элемент задержки, причем выход первого блока формирования адреса и выход блока сравнения соединены соответственно с первым и вторым входами одноразрядного блока памяти, выход943726 входом триггера, первый и второй выходы которого соединены соответствен-.но со вторыми входами третьего и четвертого элементов И, выход четвертого з элемента И соединен со вторым входомпервого элемента И. которого соединен с первым входомтриггера, выход памяти соединен с первым входом первого элемента И, выходкоторого соединен с первым входомблока вывода, второй вход которогосоединен с выходом второго элементаИ, выход блока постоянной памяти соединен с первым входом второго элемента И, второй вход которого соединенс выходом третьего элемента И, такто Овый вход устройства соединен с первыми входами третьего и четвертого элементов И и со входом элемента задержки, выход которого соединен со вторым Источники информации,принятые во внимание при экспертизеАвторское свидетельство СССРй 613326, кл, С 0615/06, 1976.2, Авторское свидетельство СССРМ 429107, кл. 4 06 Р 11/00, 1976прототип).Тира ударст лам изо ква Ж