Однородная цифровая интегрирующая структура

О П 89 ИСАНИЕ БРЕТЕНИЯ оюз Советск иалистическиРеспублик АВТОРСКОМУ СВИДЕТЕЛЬСТВУ висимое от авт, свидетельства- явлено 08 ЛХ.1971 ( 1694785/18-24).Кл. б 06 1/00 6 061 7/ОО с присоединением заявки ЫТ 1 риоритет -Опубликовано 27 ЛХ.1973. Государственны комитетСовета Министров СССРоо делам изобретенийн открытий Бюллетень38 УДК 681.325.65(088.8 Дата опубликования описания 5,111,1974 вторызобретен. Н. Мелихов, В. Ф, Гузик, Н. И. Денисенко и Р, М. Крюков Таганрогский радиотехнический институтявите ОДНО АЯ ЦИФРОВАЯ ИНТЕГРИРУЮЩАЯ СТРУКТУРА оиства; уктуры Изобретение относится к области вычислительной техники и предназначено для выполнения арифметических и логических операцийметодами цифрового интегрирования.Известны цифровые интегрирующие структуры, содержащие цифровые интеграторы,блок коммутации, блок управления; передачаприращений в таких структурах осуществляется с помощью двух каналов; при этом отсутствует выравнивание задержек информации в 10каналах разной длины.Предложенная структура отличается тем,что выходы всех выходных вентилей каждогоцифрового интегратора соединены через схемуИЛИ с соответствующим входом блока коммутации; входы первых и вторых выходныхвентилей всех цифровых интеграторов соединены с первой и второй управляющими шинамиблока управления соответственно, выходыпервых и вторых выходных вентилей блокакоммутации соединены с единичными входамчтриггеров первой и второй групп соответственно, единичные входы всех триггеров соединенысо входами соответствующих цифровых интеграторов, входы первых и вторых вентилейблока коммутации соединены соответственно спервой и второй управляющими шинами блока управления,Это позволяет повысить эффективность использования структуры и ее надежность за 30 счет того, что вычисленные приращения +65 в каждом решающем блоке структуры не передаются немедленно на входы решающих блоков, а запоминаются триггерами; считывание информации в каналы связи осуществляется синхронно дважды за шаг интегрирования, а прием ее - каждый раз в начале новой операции; при этом число коммутирующих элементов и шин передачи приращений уменьшается в два раза.На фиг. 1 изображена схема устр на фиг. 2 - функциональная схема стр в режиме решения уравнения Бесселя.Структура содержит (фиг. 1) цифровые интеграторы 1 с выходными шинами 2 и 8 приращений +Ь 5 и - Л 5 соответственно; первую управляющую шину 4, по которой подается сигнал разрешения обмена приращениям +65 между цифровыми интеграторами, блок управления 5; выходные вентили б цифровых интеграторов для передачи в каналы связи приращений +Л 5; блок коммутации 7; схемы ИЛИ 8; выходные вентили 9 блока коммутации, триггеры 10 для приема приращений +Л 5, вторую управляющую шину 11, по которой подается сигнал разрешения обмена приращениями - Л 5 между цифровыми интеграторами; выходные вентили 12 цифровых интеграторов для передачи приращений - Л 5, выходные вентили 18 блока коммутации для приема из398983 5 1 О 15 20 25 30 3каналов связи приращений - Л 5; триггеры 14 для приема приращений - Л 5; выходную шину сброса 15 блока управления; шину 1 б ввода информации в цифровые интеграторы,В режиме решения уравнений Бесселя структура содержит фиг.2) задающие цифровые интеграторы 17, 18, 19, переменными интегрирования которых являются независимые переменные ЛХ; цифровые интеграторы 20 - 2 б, зависимые от задающих (их переменные интегрирования формируются интеграторами 17 - 19), шину 2 б ввода независимой переменной, шину 27 вывода вычисленной функции.Устройство работает следующим образом.Цифровые интеграторы 1 могут в конце каждой интеграции выдавать приращения +Л 5, - Л 5 или О, Приращения +Л 5 выдаются по выходным шинам 2, приращения - Л 5 по выходным шинам 8, а нулевому приращению соответствует отсутствие значащих приращений на указанных шинах.С первым тактом новой итерации по управляющей шине 4 из блока управления 5 выдается сигнал разрешения длительностью Т(2 (где Т - длительность итерации) вентилям б на отправление в каналы связи положительных приращений и вентилям 9 - на прием этих приращений. При этом значащие приращения через схемы ИЛИ 8, блок коммутации 7 и открытые вентили 9 устанавливают триггеры 10 в единичные состояния. Блок коммутации должен быть таким, чтобы самый длинный из возможных каналов связи производил задержку информации на время, меньшее Т 12. Поэтому за указанное время все положительные приращения фиксируются триггерами 10,В такте, начинающемся в момент Т 12, снимается сигнал разрешения с управляющей шины 4 на обмен оложителььми прираще:иями между цифровыми интеграторами 1, и по управляющей шине 11 выдается сигнал разрешения (длительностью до конца итерации) вентилям 12 на отправление в каналы связи отрицательных приращений, а вентилям 13 - на прием этих приращений. Значащие прирашения через схемы ИЛИ 8 по тем же каналам через открытые вентили И устанавливают триггеры 14 в единичные состояния.В конце каждой итерации по шине 15 на триггеры 10 и 14 подается обнуляющий импульс, опрашивающий их состояния. Триггеры, зафиксировавшие положительные или отрицательные приращения, при обнулении считывают их в виде одиночных импульсов в цифровые интеграторы, а триггеры, зафиксировавшие нулевые приращения, подтверждают свои состояния. После этого блок коммутации 7 оказывается готовым для передачи очередных приращений. С первым тактом новой итерации 4процесс обмена приращениями между цифровыми интеграторами повторяется.Таким образом, совмещение каналов связи с выравниванием задержек приращения в каналах разной длины влечет к смещению процесса решения на одну итерацию без изменения алгоритма решения,При работе структуры в режиме решения уравнений Бесселя ,фиг. 2) в первом шаге интегрирования отличные от нуля приращения могут появиться лишь на выходах интеграторов 17, 18 и 19, на входы которых по шине 2 б подаются приращения независимой переменной ЛХ. На выходах остальных интеграторов образуются нулевые приращения. При этом указанные приращения поступают в каналы связи, и во втором паге интегрирования вновь только интеграторы 17 - 19 могут сформировать ненулевые приращения, Процесс формирования приращений с интеграторов 20 - 2 б по петлям обратной связи начинается лишь с началом третьего шага интегрирования. В дальнейшем процесс решения задачи в структуре аналогичен процессу решения с незадержанным обменом приращениями между интеграто рами.Таким образом, количество шагов интегрирования в структуре увеличивается по сравнению с обычной структурой на один шаг. Этот шаг необходим для заполнения каналов связи,Предмет изобретения З 5 Однородная цифровая интегрирующая структура, содержащая цифровые интеграторы с выходными вентилями, блок коммутации с выходными вентилями, блок управления, выходные информационные шины которого соедине- О ны со входами соответствующих цифровых интеграторов, две группы триггеров, нулевые входы которых соединены с выходной шиной сброса блока управления, и схемы ИЛИ, отличающаяся тем, что, с целью повышения 45 эффективности использования структуры и еенадежности, выходы всех выходных вентилей каждого цифрового интегратора соединены через схему ИЛИ с соответствующим входом блока коммутации, входы первых и вторых выходных вентилей всех цифровых интеграторов соединены с первой и второй управляющими шинами блока управления соответственно, выходы первых и вторых выходных вентилей блока коммутации соединены с единичными 55 входами триггеров первой и второй групп соответственно, единичные выходы всех триггеров соединены со входами соответствующих цифровых интеграторов, входы первых и вторых вентилей блока коммутации соединены со ответственно с первой и второй управляющимишинами блока управления.398983 Рие 7 оставитель В. Игнатущен Техред Л. Грачева каз 644 Тираж 647Совета Министров СССР.открытийнаб., д. 4/5 Подписное И Загорская типографи едактор Б. Нанкн Изд. 1 ч"з 1953 Государственноге комит по делам изобретений Москва, Ж, Раушск