Цифровой интегратор

3 ЗЗИУ ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республикс присоединениемПриоритет вкиосударственный комитетСовета Министров СССРпа делам изоеретенийи открытий УДК 681,332.,35(088,8) 1,1973. Бюллетень28я описания 16,1.1974. Опубликовано 22 ата опубликован Авторы зоб ретени Г. О. Паламарюк, Е. М, Кашицын, М, Б. Никифоров, В. С. Новичков,И. И. Холкин и В, Б, Буланкин Рязанский радиотехнический институтявител ЦИФРОВОЙ ИНТЕГРАТОР 2 15 ае2 е- Л х (1) 1=или при достаточно малом вания тактовых импульсов Л 0х риоде чередо(2) имеет кроме полнительную флуктуацией воичнога.:умодынтеграль ичного умно Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин, цифровых дифференциальных анализаторов, различных цифро-аналоговых устройств для систем автоматического управления, частотно-импульсных вычислительных устройств и т. п.Известен цифровой интегратор, состоящий нз регистра подынтегральной функции, в качестве которого при знакопеременном входном сигнале может быть использован реверсивный счетчик, опорного делителя частоты и двоичного умножителя.Реверсивный счетчик представляет собой регистр подынтегральной функции р, значение кода которого определяется суммой поступивших на его вход сигналов Лр. Делитель частоты осуществляет деление опорной частоты Р и формирование на свободных выходах триггеров импульсных последовательР Р Рностей с частотами - ; - , , - . Импульсы3 2ъ 2сформированных последовательностей разнесены во времени и никогда не совпадают друг с другом. Тактовые импульсы, поступающие на вход делителя частоты с частотой Р, представляют собой приращения независимой переменной Лх или Л 1. Двоичный умно- житель выполнен из и импульсно-потенциальных схем И, на импульсные входы которых поступают прираЩения независимой переменРной с частотами - ., а на потенциальные -2выходы соответствующих триггеров регистра подынтегральной функции. Импульсы, проходящие через открытые схемы И, подаются через схему ИЛИ на выход устрой)ства.Если бы импульсы, выходящие из интегратора, были размещены во времени равномерно, то число выходных импульсов было бы пропорционально времени н имело бы место равенство Однако известное устройство25 погрешностей квантования допогрешность, обусловленнуючастоты выходных импульсов дножителя.При постоянном значении30 ной функции погрешность двжителя носит знакопеременный характер и за период младшей опорной частоты равный 2усредняется,Р Максимальное значение мгновеннойгрешности определяетсякак Е, =: - + - + - ( - 1) 2 -7 й 116 6 9 по(4) Ец- - 0,39 + 0,1671 или При изменении кода регистра подынтегральной функции, т. е, при подаче на еговход сигнала Л, частота следования котороРого в общем случае отлична от - усреднение выходной частоты двоичного умножителя, соответствующей каждому состоянию кода, не осуществляется, что приводит к появлению ошибки и ее накоплению. Погрешность, вызванная тем, что усреднение флуктуирующей частоты двоичного умножителяпроисходит за время, отличное от периодамладшей опорной частоты делителя, появившаяся на каждом шаге интегрирования (периоде Л), суммируется и накапливается.Причем величина погрешности возрастает сувеличением частоты следования сигнала Л.При подаче на вход интегратора сигналаЛ, частота следования импульсов которогопревышает младшую опорную частоту двоичРного умножителя - (что чаще всего бывает2 ов реальных системах), возникают дополнительные погрешности, вызванные тем, что завремя существования каждого фиксированного состояния кода реверсивного счетчикане все его разряды успеют опроситься импульсами опорных частот,Цель изобретения - повышение точностиработы цифрового интегратора.Это достигается разбиением й-разрядногореверсивного счетчика на т групп, триггерыкаждой из групп управляют по потенциальКным входам работой - -разрядных двоичных умножителей, на импульсные входы которых с делителя частоты (количество разряКдов в нем сокращено от Й до - , т. е, в ттРо Ро Рораз) поступают опорные частоты - , - - ,2 л а выходные сигналы каждого из которых че 5 рез - -разрядные делители суммируются сКтвыходным сигналом последующего,(к к) 6В результате увеличения в 2 " раз младшей опорной частоты двоичного умно(к- - )Кжителя в 2 " раза возрастает частота опроса триггеров регистра подынтеграль 3882774ной функции, что приводит к повышениюточности перехода от формулы (3) к формуле (4), т. е. численное интегрирование идет сболее мелким шагом, а следовательно, болееточно. Разбиение двоичного умножителя нат групп с меньшим количеством разрядовприводит к уменьшению максимальной погрешности в каждом из них в соответствии свыражением (3), где вместо А теперь необхоЗомо поставить - , а постановка дополнитель.Ктных делителей обеспечивает ее снижение засчет сглаживания.Следовательно, в результате некоторого изменения,структуры устройства, практическибез увеличения количества оборудования, повышается точность его работы и расширяетсядиапазон изменения входного аргумента ЛД.1-1 а чертеже показана схема цифрового ин 20 тегратора.Предлагаемое устройство состоит из регистра 1 подынтегральной функции, Й-разрядного опорного делителя 2 частоты, - - Кт25разрядных двоичных умножителеи и, - -разэ о Кирядных (т - 1) дополнительных делителейК4, - -разрядных (т - 1) линий 5 задержки,И30 (т - 1) схем ИЛИ 6,Шины входного аргумента Л соединены свходами регистра 1 подынтегральной функции, потенциальные выходы триггеров регистра - с потенциальными входами группы55 двоичных умножителей, импульсные входыумножителей - с выходами опорного делителя частоты, выход младшего из них - свходом дополнительного делителя частоты.Выход дополнительного делителя частоты че 40 рез линию задержки подключен к одному извходов схемы ИЛИ, к второму входу схемы ИЛИ - выход следующего двоичногоумножителя, а выход схемы ИЛИ - к входу дополнительного делителя частоты, выход45 которого подсоединен .к цепочке из аналогичных схем. Выход последней схемы ИЛИ,к одному из входов которой подключен выход старшего двоичного умножителя, является выходной шиной устройства.Устройство работает следующим образом.В регистре 1 подынтегральной функции накапливается код р. Устройство формируетвыходной сигнал в соответствии с выражениями (1) и (2), т. е. выполняет те же функции, что и обычный двоичный умножитель,но с более высокой точностью. При этоммладший разряд регистра подынтегральнойфункции управляет работой вентиля, коммуРтирующего частоту, делителя частоты. С2 овыхода младшего двоичного умножителя этачастота проходит (т - 1) дополнительный дел5 литель 4 с коэффициентами деления 2, ВТираж 647 ПодппсноеСовета Министров СССРоткрытийнаб., д. 4,5 Заказ 3302/5ЦНИИПИ 4 зд.738ударственного комитета по делам изобретенийМосква, Ж, Раушская ипография, пр. Сапунова, 2 результате, на выходе устройства младшийразряд формирует частотуР 1 Ра, - аа 1 122" 2" (т - 1) где а,=О или 1 - состояние младшего разряда регистра подынтегральной функции.Следующий разряд формирует на выходеРустройства частоты и 1и т, д.В итоге выходной сигнал является суммой аналогичных составляющих0 г + 1 л 1 + 2 г+, ,+а/г 12 2 Г (ав1+ а2 + + а, 2 + Количество импульсов на выходе устройст- ва й У=,ал г 2" Лх= 3 ах,2 " о"т, е. выходной сигнал устройства определяется выражением сходным с выражениями (1) и (2). Следовательно, предлагаемое устройство также является цифровым интегратором, 5 но с улучшенными точностными характеристиками. 10 Цифровой интегратор, содержащий ре.гистр подынтегральной функции, опорный делитель частоты и т двоичных уьшожителей, отличающийся тем, что, с целью повышения точности вычислений, регистр подын тегральной функции выполнен из пг групп,выходы каждой группы подключены к потенциальным входам соответствующего двоичного умножителя, импульсные входы которого соединены с опорным делителем частоты, вы ходы и-го двоичного умножптеля подключенчерез соответствующие дополнительный делитель и линию задержки к первому входу схемы ИЛИ, второй вход которой соединен с (гп - 1) -м двоичным умножителем, а выход 25 через соответствующие дополнительный делитель и линию задержки - с первым входом следующей схемы ИЛИ, выход последней схемы ИЛИ подключен к выходу устройства.