Контролируемое устройство для двоично-десятичного суммирования

(19) (И) ЗС(;Я 1 ДЦ д ТЕНИЯ а,ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕ ИЗОБ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР У 1086945, кл. С 06 Р 7/385, 1982.Процессор ЕС. Описание тех ническое, раздел Т 02, Арифметическое устройство, 1982.(54)(57) КОНТРОЛИРУЕМОЕ УСТРОЙСТВО ДЛЯ ДВОИЧНО-ДЕСЯТИЧНОГО СУММИРОВА-: НИЯ, содержащее четыре четырехразрядных сумматора, два коммутатора, два элемента И, узел свертки по мо" дулю два, узел сравнения, узел формирования контрольного. разряда и два узла формирования переноса, каждый из которых содержит два элемента И.и элемент ИЛИ, причем в каждом из узлов формирования переноса выходы первого и второго элементов И.соединены соответственно с первым и вторым входами элемента ИЛИ, входы первого слагаемого первого и второго четырехразрядных сумматоров объединены, входы второго слагаемого первого и второго четырехразрядных сумматоров объединены, входы первого слагаемого третьего и четвертого четырехразрядных сумматоров объеди-, нены, входы второго слагаемого третьего и четвертого четырехразрядных сумматоров объединены, входы первого слагаемого первого и третьего четырехразрядных сумматоров образуют группу входов первого слагаемого устройства, входы второго слагаемоа) 4 С 06 Р 11/00. 7/38 го первого и третьего четырехразряд ных сумматоров образуют группу входов второго слагаемого устройства, входы переноса третьего и четвертого четырехразрядных сумматоров объединены и являются входом переноса уст.ройства, выход переноса и выходы суммы третьего и четвертого четырех- разрядных сумматоров соединены соответственно с первой и второй группами информационных входов узла сравнения, входы задания вида суммирования всех четырехразрядных сумматоров и узла формирования контрольного разряда и первые входы первого и второго элементов И объединены и являются входом задания вида суммирования устройства, выходы первого и второго элементов И соединены соответственно с управляющими входами первого и второго коммутаторов, выходы которых образуют группу информационных выходов устройства, выход узла формирования контрольного разряда является вьг"одом контрольного разряда устройства, выходы первого и второго коммутаторов и выход узла формирования контрольного разряда соединены с соответствующими входами узла свертки по модулю дв выход которого является выходом ошибки результата устройства, группа выходов, результата третьего четырехразрядного сумматора соединенас первой, группой информационныхвходов второго коммутатора, выходычетвертых разрядов результата третьего и четвертого четырехразрядныхсумматоров соединены с первыми входами первого и второго элементов Ипервого и второго узлов формирования переноса соответственно, выходы второго и третьего разрядов результата третьего четырехразрядного сумматора соединены с вторыми входами соответственно первого и второго элементов И первого узла формирования переноса, выходы второго и третьего разрядов результата четвертого четырех- разрядного сумматора соединены с вторыми входами соответственно первого и,второго элементов И второго узла формирования, переноса, выходы переноса третьего и четвертого четырехразрядных сумматоров соединены с третьими входами первого и второго узлов формирования переноса соответственно, выход элемента ИЛИ первого узла формирования переноса и выходы суммы четвертого четырех- разрядного сумматора соединены с соответствующими информационнымивходами первой группы узла формирования контрольного разряда, выход элемента ИЛИ первого узла формирования переноса соединен с вторым вхо-, дом .второго элемента И, третьи входы первого и второго элементов И, первого и второго узлов формирования переноса объединены с входом задания вида суммирования устройства, о т - л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, в него введены элемент ИЛИ, третий коммутатор, узел контроля, содержащий два элемента НЕ, два элемента И и сумматор по модулю два, узел предсказания переноса, содержащий четыре элемента И и элемент ИЛИ, и два узла десятичной коррекции, каждый из которых содержит два элемента НЕ, элемент И, элемент ИЛИ и элемент ИСКЛ 10 ЧАЮЩЕЕ ИЛИ-НЕ, причем в узле контроля выходы первого и второго элементов НЕ соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены с соответствующими входами сумматора по модулю два, в узле предсказания переноса выходы первого, второго, третьего и четвертого элементов И соединены с первым, вторым, третьим и четвертым входами элемента ИЛИ, в каждом узле десятичной коррекции выход первого элемента НБ соединен с первым входом элемента И, второй вход которого объединен с входом второго элемента НЕ.и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИНЕ, входы переноса первого и второго четырехразрядных сумматоров соединены соответственно с шинами нулевого и единичного потенциалов, выходы суммы первого и второго четырехразрядных сумматоров соединены соответственно с первой и второй группами информационных входов третьего коммутатора, управляющий вход которого соединен с выходом элемента ИЛИ вто- рого узла формирования переноса, выходы суммы и выходы переноса первого и второго четырехразрядных сумматоров соединены с соответствующими входами сумматора 43 по модулюдва узла 5 контроля, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен свыходом узла сравнвния, выход элемента ИЛИ является выходом ошибкидвоичного суммирования устройства,выходы первого, второго, третьего ичетвертого разрядов суммы первогочетырехразрядного сумматора соединены соответственно с входом первогоэлемента НЕ, вторым входом первогоэлемента И, входом второго элементаНЕ и вторым входом второго элементаИ узла контроля, в последнем третийи четвертый входы первого элементаИ объединены соответственно с входомвторого элемента НЕ и вторым входом второго элемента И, в узле предсказания переноса первый, второй и третий входы первого элемента И объединены соответственно с первым входом третьего элемента И.и первыми вторым входами второго элемента И,второй вход третьего элемента И объе"динен с первым входом четвертогоэлемента И, выходы первого, второго, третьего и четвертого разрядов суммы первого четырехразрядного сумматора соединены соответственно с первым и вторым входами первого элемента И, третьим входом второго элемента И и третьим входом третьего элемента И узла предсказания переноса, вход задания вида суммирования устройства объединен с третьим входом первого элемента И узла предсказания переноса, выход элемента ИЛИ первогоузла формирования переноса и выходы переноса первого и второго четырех- разрядных сумматоров соединены соответственно с вторым входом третьего элемента И, пятым входом элементаИЛИ.и вторым входом четвертого элемента И узла предсказания переноса,11 выход элемента ИЛИ которого является выходом переноса устройства, выходы третьего коммутатора. соединены с первой группой входов первого коммутатора, выходы первого, второго, третьего и четвертого разрядов третьегокоммутатора соединены соответственно с цервым входом элемента ИЛИ, входом : второго элемента НЕ, вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и входом первого элемента НЕ первого узла де-. сятичной коррекции, выходы которого соединены с соответствующими информационными входамивторой группы входов первого коммутатора, выходы первого, второго, третьего и четвертого разрядов суммы третьего четырех- разрядного сумматора соединены соот 96874ветственно с первым входом элементаИЛИ, входом второго элемента НЕ, вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и входом первого элемента НЕ второго узла десятичной коррекции,выходы которого соединены с соответствующими информационными входами второй группы входов второго коммутатора, выход элемента ИЛИ узла предсказания переноса и выходы третьего коммутатора соединены с соответствующими информационными входами второй группы входов узла формирования контрольного разряда, вьпсод элемента ИЛИ узла предсказания переноса соединен с вторым входом первого элемента И.Изобретение относится к вычислительной технике и может быть использовано в процессорах быстродействующих ЭВМ.Цель изобретения - повышение быст-. 5 родействия устройства.На фиг. 1 приведена структурная схема контролируемого устройства для двоично-десятичного суммирования; на фиг. 2 - функциональная схема уз-,. 1 О за контроля; на фиг. 3 - функциональная схема узла формирования сигнала переноса; на фиг. 4 - функциональная схема узла предсказания переноса; на фиг. 5 - функциональная схема узла десятичной коррекции; на фиг. 6- функциональная схема формирования контрольного разряда.Предлагаемое устройство (фиг, 1) содержит четырехразрядные сумматоры 2 О1-4, узел 5 контроля, узлы 6 и 7формирования сигнала переноса, узел8 предсказания переноса, третий коммутатор 9, узлы 10 и 11 десятичной коррекции, узел 12 сравнения, узел1 формирования контрольного разря 3да, первый и второй коммутаторы 14 и 15, элементы И 16 и 17, элемент ИЛИ 18, узел 19 свертки по модулю два, вход 20 установки режима работы 30 устройства, группу 21, входов первого слагаемого устройства, группу 22 входов второго слагаемого устройства, группу 23 информационных выходов устройства, вход 24 переноса устройства, выход 25 переноса устройства, выход 26 ошибки двоичного суммирования устройства, выход 27 контрольного разряда устройства, выход 28 ошибки результата устройства, внутренние связи 29-38 устройства.Узел 5 контроля (фиг. 2) содержит элементы НЕ 39 и 40 элементы И 41 и 42, сумматор 43 по модулю два. Узел 6 формирования переноса (фиг. 3) содержит элементы И 44 и 45 и элемент ИЛИ 46. Узел 8 предсказания переноса (фиг. 4) содержит элементы И 47-50 и элемент ИЛИ 51, Узел 10 десятичной коррекции (фиг. 5) содержит первый элемент НЕ 52, элемент ИЛИ 53, второй элемент НЕ 54, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 55, элемент И 56. Узел 13 формирования контрольного разряда (фиг. 6) содержит элементы НЕ 57 и 58, элементы И 59 и 60 и сумматор 61 по модулю два. Четырехразрядные сумматоры 1-4 представляют собой двоичные арифметическо-логические устройства и могут быть реализованы на интегральных схемамх 500 ИП 181.Устройство работает следующим образом.При выполнении операции сложенияна первый и второй четырехоазрядныесумматоры 1 и 2 поступают старшиететрады обрабатываемых байтов, натретий и четвертый сумматоры 3 и 4младшие тетрады.Четвертый четырехразрядный сумматор 4 и узел 7 формирования сигналапереноса дублируют работу третьегочетырехразрядного сумматора 3 и узла 6 формирования сигнала переноса.На выходы переноса первого и второго сумматоров 1 и 2 подаются соответственно значения логического нуля и логической единицы и на выходепервого сумматора 1 всегда получается результат суммирования при отсутствии переноса из младшей тетрады,а на выходе второго сумматора 2всегда получается результат суммирования при наличии переноса из младшей тетрады.Узел 7 формирования сигнала переноса управляет работой третьего коммутатора 9 и на его выходах появляются значения выходов результатавторого сумматора 2, при наличиипереноса из младшей тетрады, или первого сумматора 1 - при отсутствиипереноса из младшей тетрады.Узлы 6 и 7 формирования сигналапереноса формируют перенос при возникновении двоичного переноса на выходе переноса третьего 3 (четвертого 4) сумматора (результат тетрадыбольше 15) при двоичном суммированииили при возникновении десятичногопереноса (результат тетрады больше 9)определяемого узлом 6 (7) формирования переноса, при десятичном суммировании,Десятичное суммирование выполняется при наличии признака десятичныхопераций на входе 20 установки режима работы устройства. Для младшейтетрады результат двоичного суммирования получается непосредственнона выходе третьего двоичного сумматора 3.На .выходе элемента ИЛИ 51 узла 8предсказания переноса появляетсяединичное значение при возникновениидвоичного переноса на выходе перено: са второго сумматора 2 и переносаиз первого узла 6 формирования переноса при двоичном суммировании или при возникновении десятичного переноса (результат тетрады больше 9)первого сумматора 1, или десятично-го переноса (результат тетрады равен9) второго сумматора 2 и переносаиз первого узла 6 формирования переноса при десятичном суммировании.При двоичном суммировании результат с выходов третьего коммутатора 10 9 и третьего сумматора 3 через первый14 и второй.15 коммутаторы поступа.ет на группу 23 информационных выходов устройства.При десятичном суммировании ре зультат двоичного суммированиятетрад корректируется узлами 10 и 11,десятичной коррекции и через первый14 и второй 15 коммутаторы, при наличии единичного сигнала на их уп равляющих входах, поступает на группу 23 информационных выходов устройства.Десятичная коррекция тетрад требуется при выполнении десятичного 25 суммирования при наличии переносаиз корректируемой тетрады двоичнойсуммы.Узел 13 формирования контрольногоразряда формирует контрольный разряд устройства.В устройстве осуществляется контроль двоичных сумматоров и контрольрезультата.Контроль результата выполняетсясравнением контрольного разрядаустройства с четностью результатас помощью узла 19 свертки по модулюдва. Контроль третьего 3 и четвертого 4 четырехразрядных сумматоров и 40 их переносов выполняется узлом 12сравнения, где сравниваются одноименные разряды. Контроль первого 1 и второго 2четырехразрядных сумматоров выполня-.ется узлом 5 контроля, который сравнивает четности результатов двоичного суммирования и переносов сумматоров и, в случае необходимости, 50 корректирует ее (коррекция четностиФвызвана отличием четности результатов двоичного суммирования на первом1 и втором 2 двоичных сумматорах изза различных значений входных переносов для первого 1 и второго 2 сумматоров).1196874 8 Тираж 709 И Государственного по делам изобретении 35, Москва, Ж, Раказ 7565/4ВНИИП дписн омитета СС открытиикая наб д. 4/5 Филиал ППП Патент , г.ужгород. ул.Проектная,. Составитель В.ГречневРедактор А.Шишкина Техред М.Надь Корректор М.Демчик