Оперативное запоминающее устройство

(51)5 6 11 С 11 Г 40 Е ИЗОБРЕТЕНИЯСВИДЕТЕЛЬСТВУ САН К АВТОРСКОМ ляется повышение быстродействия устройства. ОЗУ содержит элементы памяти 111, каждый из которых состоит из триггера на КМДП-транзисторах 2, 3 и 4, 5 и первого и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10. Устройство содержит также адресные шины 11111, шину нулевого потенциала 12, первую, вторую разрядные шины 13, 14 соответственно, блок ключей на транзисторах 16, 17, формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы выборки 28, первый и второй информационные входы 29, 30. 1 ил,(21) 4865856/24(71) Московский институт электронной техники(57) Изобретение отннике и может бытьральных оперативустройствах (ОЗУ). Ц Е УСэлектро- в интег" осится к микро использовано ных запоми елью изобрет нающих ения яв 00 ГОСУДАРСТВЕННОЕ ПАТЕНТВЕДОМСТВО СССРИзобретение относится к области микроэлектроники и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ).Целью изобретения является повышение быстродействия устройства.ОЗУ, представленное на чертеже, содержит элементы памяти 11 щ, каждый из которых состоит из триггера на КМДП- транзисторах 2, 3 и 4, 5 и первого, и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10, Кроме того, устройство содержит адресные шины 111 , 11 щ, шину 12 нулевого потенциала, первую и вторую разрядные шины 13, 14 соответственно, блок 15 ключей на транзисторах 16, 17 формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы 28 выборки устройства, первый и второй информационные входы 29, 30 устройства.ОЗУ работает следующим образом. Рассмотрим хранение и запись информации в элементе памяти 1. В исходном состоянии на шийе 111 и входе 28 поддерживаются низкие уровни напряжения. При этом транзисторы 26, 27 и соответственно транзисторы 16 и 17 закрыты, и в шинах 13 и 14 токи не протекают. Транзисторы 6, 7 также закрыты. Будем считать, что в исходном состоянии транзистор 2 включен; а транзистор 4 выключен. При выборке на шину 111 подается положительный импульс напряжения. Н а вход 28 та к же подается положительный импульс напряжения, Затем для записи информации на входе 30 потенциал повышается, а на входе 29 поддерживается низкий уровень напряжения, В результате этого через цепь открытый транзистор 27 в базу транзистора 17 поступает импульс тока 1 Б.п, приводящий.к его включению. Возникающий при этом импульс коллекторного тока транзистора 17 протекает через шину 14 в транзистор 7, При этом током базы транзистора 7 1 Б,1 разряжается узловая емкость триггера и потенциал стока транзистора 4 -Ос.4. понижается. После того, когда величина Ое,4. станет меньше порогового напряжения транзистора 2, он закрывается, После отпирания транзистора 3 и возрастания потенциала Ос.4 свыше порогового напряжения транзистора 4 он открывается, В результате этого элемент 11 переключается в противоположное состояние,Потенциал на входе 21 - 021 выбирается таким образом, что в процессе переключения элемента 1 ток разрядной шины 14 -(2) 40 где В 17 и В 1 - нормальные коэффициенты усиления транзисторов 17 и 7.Поскольку в пределах данного кристалла ОЗУ 81=В 7 и обычно В 50, из уравнения (2) следует, чтоБ 1 = 1 Бп и величина 1 Б 1 не зависит от технологического разброса величины В, Соответственно, как следует из (1) величина 1 пер не зависит от В, Так как ОЗУ обычно проектируется в расчете на худший случай, уменьшение более, чем в 2 раза разброса тпер эквивалентно увеличению быстродействия ОЗУ.Дополнительное повышение быстродействия ЗУ обусловлено уменьшением перепада напряжения на разрядных шинах - ерш Обычно величина Орш изменяется от напряжения питания Еп до нуля. 45 50 55 1 рш полностью поступает в элемент 1, апосле его переключения, когда величинаОе.4. снизитсЯ До пРиемлемой величины, ток1 рш отводится в транзистор 20. Это позволя 5 ет уменьшить перепад напряжения на разрядной шине 14 и предотвратитьвозможность поступления тока 1 рш, послепереключения элемента 1 в элементы памяти данного разряда невыбранные поад"0 ресным шинам и находящиеся в таком жеисходном состоянии. Величина 021 ориентировочно выбирается следующим образом,Например, при равных значениях ширин ипороговых напряжений транзисторов 2 и 315 величина ОС.4., при которой элемент памятипрактически переключился, составляетО" с.4. = 0" 11/2 и величина 021 выбираетсяРавнсй 0"е,4,По окончании записи потенциал на вхо 20 де 30 понижается, а на шине 11 и 28 понижается. В результате транзисторы 27 и 17за кры ва ются (открытый транзистор 25 обеспечивает разряд узла базы транзистора 17до нуля для надежного запирания) и ОЗУпереходит в режим хранения информации.Положительный эффект в ОЗУ можнообъяснить следующим образом. Ориентиро вочно длительность переключения элемента памяти 1 пер, можно оценить из уравнейия30 С ЛОтпер = (1)Б 7в котором С и Л О - емкость и перепаднапряжения в узле стока транзистора 4 припереключении элемента памяти, Транзи 35 стор 17 работает в активном режиме и, если,1809466 Составитель А.АлександровТехред М,Моргентал Корректор О.Кравцова Редактор Заказ 1288 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Орш=Й 1 - 0 БЭ 20где ОБэ 20 - напряжение прямосмещенного эмиттерного перехода транзистора 20 и составляет приблизительно 1,8 В, при Еп = 5 В. Уменьшение Ь Орш в 1,5 раза позволяет5 сократить длительность этапа восстановле- НИЯ ПОтЕНЦИаЛОВ РаэрЯДНЫХ ШИН 1 восст, ПРИ переходе от режима записи к режиму считывания, поскольку10м1 восст = Срш ерш/ерш где Срш - паразитная емкость разряднойшины,Считывание информации осуществляется известными для ОЗУ на подобных элементах памяти способами: спотенциальным или токовым считыванием,Изобретение позволяет в 1,5 - 2 раза всравнении с прототипом сократить времязаписи информации и сократить цикл восстановления после записи. Использованиетаких устройств в микросхемах памяти позволит улучшить их динамические параметры.25Формула изобретенияОперативное запоминающее устройство, содержащее элементы памяти, каждыйиз которых состоит из триггера на КМДПтранзисторах, первого и второго транзисторов связи, стоки первого и второгоКМДП-транзисторов триггера объединены иподключены к адресной шине, истоки третьего и четвертого КМДП-транзисторов объединены и подключены к шине нулевогопотенциала, истоки первого и второго транзисторов соединены со стоками третьего и четвертого КМДП-транзисторов и с базами первого и второго транзисторов связи соответственно, эмиттеры первых и вторых транзисторов связи каждого из элементов памяти подключены к первой и второй разрядным шинам соответственно, а коллекторы подключены к шине питания устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок ключей на первом и втором транзисторах, элементы которых подключены к шине нулевого потенциалаа коллекторы - к первой и второй разрядным шина соответственно, формирователь опорного напряжения на первом и втором транзисторах, коллекторы которых подключены к шине питания, эмиттеры - к первой и второй разрядным шинам соответственно, а базы являются первым и вторым опорными входами устройства соответственно, формирователь тока, выполненный на двух нагрузочных элементах и первом ивтором МДП-транзисторах, затворы которых объединены и являются входом выборки устройства, истоки являются первым и вторым информационными входами устройства соответственно, истоки соединены с базами первого и второго транзисторов блока ключей соответственно и с первыми выводами первого и второго нагрузочных элементов соответственно, вторые выводы которых подключены к шине нулевого потенциала,