Классификатор логического вектора

СОЮЗ СОВЕТСКИ.,сОЦиАлистичЕскихРЕСПУБЛИК ООЗ А 1 6 Р 700 НИ ма ый СУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯ И ГКНТ СССР САНИЕ ИЗОБ СКОМУ СВИДЕТЕЛЬСТВУ(71) Московский институт радиотехники электроники и автоматики(56) Авторское свидетельство СССР М 664169, кл. 0 06 Р 7/00, 1977.Фет Я. И. Специализированные однородные структуры. Синтез схем на основе цифровых компрессоров, - Препринт М 27 Новосибирск; Институт математики СО АН СССР, 1982. Изобретение относится к цифровой вычислительной технике и может быть использовано для обработки логической информации, например в системах распознавания.Цель изобретения - расширение функциональных воэможностей классификатора за счет произвольного выбора числа классов от 1 до ч (М - размерность входного вектора) и количества единичных бит в каждом классе от 1 до в - 1 (щ - разрядность настроечных входов группы).На фиг. 1 приведена структурная схе классификатора; на фиг. 2 - процессорн модуль.Классификатор (фиг, 1) содежит группу информационных входов 1 (1=1, й), группу настроечных входов 2 ь группу выходов 3 и треугольную матрицу процессорных модулей 4 и (1,)-1 М, - 1О), Каждый процессор(54) КЛАССИФИКАТОР ЛОГИЧЕСКОГО ВЕКТОРА(57) Изобретение относится к вычислительной технике и может быть использовано в системах обработки логической информации, например, в устройствах распознавания, Цель изобретения - расширение функциональных возможностей за счет произвольного выбора числа классов от 1 до Й (Й - размерность входного вектора) и количества единичных бит в каждом классе от 1 до гл - 1 (п 1 - разрядность настроечных входов группы), Классификатор содержит треугольную матрицу процессорных модулей. Цель изобретения достигается за счет возможности перенастройки процессорных модулей. 2 ил. ный модуль 4 (фиг. 2) содержит инвертор 5, элемент И 6, информационные вход 7 и выход 8, настроечные вход 9 и выход 10, логи- О ческие блоки 11 (1=1, п)-1), каждый из (3 О которых, в свою очередь, содержит элемент (Д И 12 и элемент ИЛИ 13, С)Классификатор логического вектора яв- ( ) ляется настраиваемым устройством. На-.,тройка осуществляется подачей на группуастроечных входов чисел (А 2,. 3 д, заданных в нормали ованном унитарном коде Ффф А +1, чз,ч азаичные значению этих чисел соответствуют различным режимам работы.Если А 1 =4=Ж=1, то реализуется режим подсчета единичных бит во входном векторе.Если А =Й=йчФ 1 то реализуется деление количества единичных бит и( й ) входного вектора а на числоЕсли числа А различны, то реализуется режим классификации входного вектора а в зависимбсти от количества единичных бит п( а ) по классам Ь, Р,й -1а е БЬ, если и ( а ) б (О, Л, 1;а е й, если п ( а ) 6 И 1, А + 221; а е й, если и( а ) б (Ас + Л 2 Я 1 +Л 2 +Лэ( 1.-2 1.-1а 6 и, если и( а)е, д;,. Я1=1 1=1где 2 о, Й,. - Я 1,- 1 - длины интервалов значений количества единичных бит соответствующих классов;1. - количество классов,Первый и второй режимы работы являются частными случаями третьего режима.Рассмотрим третий режим работы классификатора,Каждый процессорный модуль выполняет функции согласно таблице.Как следует из таблицы, в каждом столбце процессорных модулей 4 реализуетсяоперация вычитания из текущего логического вектора а 1 который может быть рассмотрен, как число в разреженномунитарном коде, числа 4 в нормализованном унитарном коде, При этом в выходномлогическом векторе данного столбцаживых на 4 единичных бит меньше, чемво входном а 1, , следовательно, если втекущем логическом векторе при его прохождении слева направо (см, фиг. 1) числоединичных бит и( а 1 )Я, то на 1-м выходе группы формируется сигнал логического нуля. Если п(а 1 ) с Я, то на 1-м выходегруппы формируется сигнал логической еди. ницы.Таким образом, на выходах группыклассификатора формируется результат внормализованном унитарном коде, соответствующий номеру класса, которому принадлежит входной вектор.Формула изобретения Классификатор логического вектора, со держащий треугольную матрицу размерности й процессорных модулей (1, (1,)=1 й, 1-) М, 1 ч - размерность входного вектора), причем 1-й вход группы информационных входов классификатора подключен к 10 информационному входу(1, 1)-го процессорного модуля, информационный вход(1, к)-го процессорного модуля подключен к информационному выходу(1, к)-го процессорного модуля (к=2, й), 1-й вход группы 15 настроечных входов классификатора подключен к настроечному входу(1, 1)-го процессорного модуля, настроечный вход (к, 1)-го процессорного модуля (1=1, М - 1) подклюЧен к настроечному выходу(к - 1, 1)-го процессор ного модуля, настроечные выходы (1, М)-хпроцессорных модулей образуют группу выходов классификатора, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных возможностей эа счет и ро извольного выбора числа классов от 1 до йи количества единичных бит в каждом классеот 1 до в(а - разрядность настроечных входов группы), каждый процессорный модуль выполнен с воэможностью реализации 30 следующей функции:если 2 ехО;Явим О если 2 ех - О, 35авх - акгде Мех и их -значения соответственно на настроечных входе и выходе процессорного модуля;аах и авых - значения соответственно наинформационных входе и выходе процессорного модуля.1683003г. Уаг. РСоставитель К. КухаренкоРедактор С, Патрушева Техред М,Моргентал Корректор е Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Заказ 3413 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская нэб., 4/5