Дешифратор адреса

(51)5 С 11 С 8/00 АНИЕ ИЗОБРЕТЕНИ ВТОРСКОМУ ЕТЕЛЬСТ(56) А.А. Похемырных1979,п а Мик- связь с СЬ СР 7 Ю ГОС АРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯ ПРИ ГКНТ СССР 23,11.90, Бюл, 1 Ф 43Таганрогский радиотехничт им. В.Д,КалмыковаП,А,Землянухин681,327.6(088.8)Валиев К,А., Орликовскийоводниковые интегральныети на биполярных транзистоктурах. - М.: Сов. радио,7,16, с. 223.ексенко А.Г., Шагурин И,емотехника. - М.: Радио ирис, 3.22 б, с, 141.(54) ДЕШИФРАТОР АДРЕСА (57) Изобретение относится к быстродействующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики. Цель изобретения - снижение, потребляемой мощности дешифратора. Дешифратор содержит шесть ключевых транзисторов 1-6, четыре повторительных транзистора 7-10, пять источников тока 11-15, два диода 16, 17 и четыре ограничительных резистора 18-21. Дешифратор содержит также входы 22 прямых сигналов, входы 23 инверсных сигналов, выходы 24-27, шину питания 28 и шину 29 нулевого потенциала дешифратора, 1 ил.Изобретение относится к быстродействующим логическим схемам и полупроводниковой технике и может бытьиспользовано в устройствах вычислительной техники и автоматики.Целью изобретения является сниже"ние потребляемой мощности дешифратора.На чертеже представлена электрическая схема дешифратора.Дешифратор содержит шесть ключевыхтранзисторов 1-6, четыре повторительных транзистора 7"10, пять источников11-15 тока, два диода 16 и 17, четыре 15ограничительных резистора 18-21,входы 22 прямых сигналов, входы 23инверсных сигналов, выходы 24-27,шину 28 питания и шину 29 нулевогопотенциала дешифратора. 20Дешифратор работает следующим образом,При наличии некоторой кодовой комбинации переменных по входам устройства, например 00, что соответствует 25низкому уровню входных сигналов набазах первого и третьего повторительных транзисторов 7 и 9 и высокомууровню входных сигналов на базах второго и четвертого повторительных 30транзисторов 8 и 10 (с логическим перепадом входных и выходных сигналов,например, 0,8 В), потенциалы и токив дешифраторе адреса распределятсяследующим образом, В точке соедийения эмиттеров первого и третьеготрехэмиттерных транзисторов 7 и 9 иколлектора первого ключевого транзистора 1 будет низкий потенциал. Соответственно низкий потенциал будет и 40на первом выходе 24 устройства. Повсем же остальным выходам 25-27 установится высокий потенциал.Кроме этого, на базах ключевыхтранзисторов 2, 4.и 6 установятся 45низкие потенциалы, На базах первого,третьего и пятого ключевых транзисторов установятся высокие потенциаПри подобном распределении потенциалов ток источника 12 тока, проходя через третий и первый ключевыетранзисторы 1 и 3, замкнется вузел соединения эмиттеров первого итретьего повторительных транзисторов7 и 9, привязывая потенциал первоговыхода 24 к низкому уровню.При смене кодовой комбинации адреса на входах 22 и 23 устройства,например, на 01 соответственно произойдет новое перераспределение потенциалов и токов в схеме, приводящее к появлению низкого потенциала на втором выходе 25 и высокого потенциала на остальных выходах 24, 26 и 27, Это обеспечивается тем, что к базам четвертого и третьего повтори- тельных транзисторов 10 и 9 будет приложен низкий потенциал, а к базам первого и второго повторительных транзисторов 7 и 8 - высокий. Быстрое появление высокого потенциала на первом выходе 24 будет обеспечено большим током, направленным на перезаряд паразитных емкостей узла и развиваемым в цепи первого эмиттера первого повторительного транзистора 7. При этом на базах первого и пятого ключевых транзисторов 1 и 5 потенциал понизится, а на базах второго и шестого ключевых транзисторов 2 и 6 повысится. Это приводит к тому, что ток второго источника 12 тока переключается в коллектор второго ключевого транзистора 2 и обеспечивает быстрый перезаряд паразитных емкостей, приведенных к узлу соединения эмиттеров третьего и четвертого повторительных транзисторов 9 и 10.Формула изобретенияДешифратор адреса, содержащий шесть ключевых транзисторов, четыре повторительных транзистора, два диода, четыре ограничительных резистора, четыре источника тока, первые выводы которых подключены к шине нулевого потенциала дешифратора, эмиттеры первого и второго ключевых транзисторов соединены с коллектором третьего ключевого транзистора, база которого .соединена с вторым выводом первого, источника тока и катодом первого диода, а эмиттер - с вторым выводом второго источника тока и с эмиттером четвертого ключевого транзистора, коллектор которого соединен с эмиттерами пятого и шестого ключевых транзисторов, коллекторы которых соединены с первыми эмиттерами первого и второго повторительных транзисторов соответственно, а базы соединены с базами первого и второго ключевых транзисторов соответственно и с вторыми выводами третьего и четвертого источников тока соответст-.одпиское и открытиям при ГКНТ СССР б., д. 4/5 Зааз 3621 Тираж 484 П Н ПИ Государственного комитета по изобретениям 113035, Москва, Ж, Раушская нно в издательск комбинат "Патент", г.ужгород, ул. Гагарина,10 с 1 изводств вено, коллекторы первого и второго к чевых транзисторов соединены с пер йы и эмиттерами третьего и четверто о повторительных транзисторов соот 5 ве ственно, анод второго диода соеди ен с первым выводом первого ограни ительного резистора, коллекторы пе вого, второго, пятого и шестого кл чевых транзисторов являются выхода и дешифратора, а базы с первого почетвертый повторительных транзисто ов - входами дешифратора, о т л ич ю щ и й с я тем, что, с цельсн ения потребляемой мощности, он с ержит пятый источник тока, первый вы од которого подключен к шине ну евого потенциала дешифратора, а вт рой соединен с катодом второго диода и базой четвертого ключевого тран- Ю зитора, первые выводы второго, третьег и четвертого ограничительных ре 45 6зисторов соединены с анодом первого диода и базами первого и второго ключевых транзисторов соответственно,а вторые выводы - с вторыми эмиттерами второго, четвертого и первого пов. торительных транзисторов соответственно, коллекторы которых подключены к шине питания дешифратора и соедииены с коллектором третьего повторительного транзистора, второи эмитт которого соединен с вторым выводом первого резистора, третьи эмиттерыповторительных транзисторов с первого по четвертый соединены с гервымиэмиттерами третьего, первого, четвертого и второго повторительных транзисторов соответственно, коллекторыпятого и шестого ключевых транзисторов соединены с первыми эмиттерамипервого и второго повторительныхтранзисторов соответственно,