Запоминающее устройство

(51)5 б 1 1/00 АРСТ 8 ЕНКЫЙ КОМИТЕТБРЕТЕНИЯМ И ОТКРЫТИНТ СССР АНИЕ ИЗОБРЕТЕНИ ы К 1802 ВВ Микропроцес1986,6 сори с. 82Э Мик 1987 (54) тронный дискроцессорные сре0 3, с. 86 и 87.АПОМИНАЮ ЩЕЕобретение относитснике. Целью изобение области приме ешнее ЗУ Э а и систем- в дстУСТРОЙСТВОк вычислительтения являетсния путем обес(21) 4365200/24-24 (22) 14.01.88 (46) 23.11.90. Бюл.43 (72) В. Орлов, Л. В. Тун и С Устинов (53) 81.327 (088.8) (56) Применение микросхе для равления памятью. -средства и систем печения работы устройства в качестве внешнего энергонезависимого запоминающего устройства, энергонезависимого оперативного запоминающего устройства или энергонезависимого постоянного запоминающего устройства. Устройство содержит блок 1 памяти, блок 2 управления, дешифратор 4 номера страницы, блок 6 соцряжения, подключенный к магистрали ЭВМ 7, блок 8 коммутации, элементы 9 - 11 односторонней проводимости, резервный источник 12 питания. Изобретение позволяет уменьшить номенклатуру устройств, подключаемых к ЭВМ, а также переставлять платы запоминающих устройств из одного конструктивного места в другое без потери информации. 2 ил., 2 табл.51015 Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.Целью изобретения является расширение области применения устройства за счет обеспечения работы устройства в качестве внешнего энергонезависимого запоминающего устройства, энергонезависимого оперативного запоминающего устройства и энергонезависимого постоянного запоминающего устройства.На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 - структурная схема блока коммутации.Запоминающее устройство содержит блок 1 памяти, блок 2 управления, первую схему 3 сравнения, дешифратор 4 номера страницы, формирователь 5 и блок 6 сопряжения, гругпа информационных входов которого подсоединена к магистрали ЭВМ 7, блок 8 коммутации, первый 9, второй 10 и третий 11 элементы односторонней проводимости, резервный источник 12 питания, мультиплексор 3 выборки страницы.Блок 2 управления содержит первый 14 и второй 15 блоки логики, первый 16 и второй 17 триггеры, первую схему 3 сравнения, формирователь 5 и элемент 18 задержки.Алгоритм функционирования первого 14 и второго 15 блоков логики приведен в табл. 1 и 2 соответственно, где Х - любое значение сигнала.Элемент 18 задержки содержит четвертый элемент 19 односторонней проводимости, накопительный элемент 20 и ограничительный элемент 21. Блок 8 коммутации содержит дешифратор 22 адреса, мультиплексор 23 каналов, первый 24, второй 25, третий 26 и четвертый 27 регистры обмена, вторую схему 28 сравнения и блок 29 приема-выдачи данных, входами-выходами которого являются двунаправленные каналы 1 - 4 блока 8 коммутации.Блок 8 коммутации может быть выполнен на базе микросхемы К 802 ВВ 1. Первый 14 и второй 15 блоки логики могут быть вьполнены на базе микросхем К 155 РЕЗ, Блок памяти выполнен на базе микросхем памяти статического типа К 537 РУЗА. Магистраль ЭВМ 7 представляет собой унифицированную систему связей и сигналов между процессором (не показан) и подключенными к нему устройствами.В первом режиме работы запоминающее устройство функционирует как внешнее энергонезависимое запоминающее устройство (ВЭЗУ) с информационной емкостью, определяемой количеством устройств (плат), подключенных к магистрали ЭВМ 7. На одной плате может быть размещен объем памяти до 64 кбайт, т е. при установке восьми устройств максимальная информационная емкость составляет 512 кбайт. 20 25 30 35 40 45 50 55 Во втором режиме работы устройство функционирует, как энергонезависимое оперативное запоминающее устройство (ЭОЗУ) с максимальной информационной емкостью 56 кбайт. При работе в режиме ВЭЗУ устройством реализован метод базового регистра и окна. Одновременно. на магистрали ЭВМ 7 может находиться число устройств ВЭЗУ, определяемое числом информационных разрядов, отведенных для определения номера устройства (платы), каждое из которых имеет один и тот же адрес базового регистра и окна размером 128 16-разрядных ячеек, расположенных в адресном пространстве в области внешних устройств. Адрес базового регистра и окна задаются перемычками на плате (не показаны). Адрес ячейки ВЭЗУ формируется из номера платы (младшие разряды содержимого базового регистра) восьми старших разрядов содержимого базового регистра и восьми младших разрядов адреса ячейки окна. Номер платы задается перемычками на плате (не показаны), Таким образом, сформированный адрес ячейки ВЭЗУ содержит 16+Т разрядов, где Т - число разрядов, отведенное для передачи кода номера платы, что позволяет при Т=З и установке восьми плат и меть объем ВЭЗУ 512 кба йт.При включении питания блок питания (не показано) выставляет сигнал КПост - постоянное напряжение в норме единичным уровнем, который поступает с магистрали ЭВМ 7.в блок 6 сопряжения и далее по линии Пост также единичным уровнем на вход формирователя 5 и на управляющий вход дешифратора 4 номера банка и подготавливает его работу. Затем процессор выставляет на магистраль ЭВМ 7 сигнал Сброс - сигнал начальной установки активным нулевым уровнем, который через блок 6 сопряжения по линии Сброс поступает на динамический вход первого триггера 16 и по переходу сигнала Сброс обратно из нулевого уровня в единичный, в зависимости от установленного уровня сигнала на информационном входе первого триггера 16, который устанавливается при помощи перемычки на плате (не показан), взводит или сбрасывает первый триггер 16. При этом, если первый триггер 16 взведен, т.е. установлен в единичное состояние, указанное устройство будет активным на магистрали ЭВМ 7, что свидетельствует о том, что из Я устройств, где М - число запоминающих устройств (плат), подключенных к магистрали ЭВМ 7, при обращении в цикле Ввод ответит всегда активное устройство (плата) пассивно, в цикле Ввод оно не ответит. При этом на магистрали активным может быть только одно устройство.случае необходимости обращения к вному устройству выполняется цикл д для записи новой информации в тр страницы, т.е, первый регистр 24 на, адрес регистра страницы при этом тся в четвертом регистре 27 обмена, е того, сигнал Сброс для обращек пассивным устройствам необходимо зряды 0 - 2 регистра страницы запиномер пассивного устройства, к кото- надо обратиться. Кроме того, сигнал с с группой управляющих выходов 6 сопряжения активным нулевым уров- поступает в первый 14 и второй 15 логики и подключает единичным уровигнала А 10 сигнал управления дешифом 22 адреса и нулевым уровнем ла А 11 сигнал управления дешифрато адреса, поступающих спервогологики 14, с его седьмого и восьмого ов на первый и второй входы блока ммутации, при этом так как сигналнизации активного устройства СИА пает из магистрали ЭВМ 7 единичным ем через блок 6 сопряжения, а с егояющих выходов - на второй блок огики нулевым уровнем, происходит ь информации в первый регистр 24 а нулевыми уровнями сигналов М - запись с первой группы инционных входов-выходов старших разВ ется А 10 нулев вой г блока обме В ется мает исход форм мута За осущ обмен подкл не из трет сом втора мутац ляютс запис являеслучае, если поступающий адрес являдресом регистра страницы, то сигнал ринимает.единичное состояние, А 11 - е и происходит подключение к перуппе информационных входов-выходов коммутации 8 первого регистра 24 а.лучае, если поступающий адрес являдресом Окна, то сигнал А 10 приниулевое, А 11 единичное значение и прот подключение к первой группе инционных входов-выходов блока 8 комин второго регистра 25 обмена.ись с входов блока 8 коммутации ствляется ,в четвертый регистр 27так как адрес регистра обмена,ченного к указанной группе входов, еняется. Если адрес, записанный в м регистре 26 обмена, является адреегистра страницы, то срабатываетсхема 28 сравнения блока 8 коми и сигналы ФО, Ф 1, Ф 2, ФЗ выставединичным уровнем. Если же адрес, нный в третьем регистре 26 обмена, ся адресом Окна, то единичное Вырегиобмхра иКронияв рсатьромСбблонемблонемратосигиромблоквыхо8 ксинхпосуровупра15запиобме(Зпформрядо .Пногоминаралитакдешися в переходу сигнала СИА из единичв нулевое состояние происходит запоие адреса, поступающего из магист- ЭВМ 7 в третий регистр 26 обмена, ак в это время сигналы управленияратором адреса 22 А 1 и А 10 находят-. диничном состоянии.5055 В цикле Вывод, если идет обращение к регистру страницы и если младшие разряды данных, поступающие с магистрали ЭВМ 7 через блок 6 сопряжения на вторую группу информационных входов первой схемы 3 сравнения, совпали с информацией, установленной на первой группе информационных входов первой схемы 3 сравнения, первая схема 3 сравнения выдает сигнал СПД - сигнал совпадения данных, который поступает на первый 14 и второй 15 блоки логики, и далее первый блок 14 логики выдает сигнал У - сигнал установки в единичное состояние первого триггера 6,состояние примут сигналы ф 2 и ФЗ. Далее первый блок 14 логики в случае, если записанный в третий регистр 26 обмена адрес является адресом регистра страницы, вы ставляет на свой четвертыи выход единичный уровень сигнала А=В - сигнал управления, первой схемой 3 сравнения, который по линии А=В поступает на вход первой схемы 3 сравнения и разрешает ее работу в режиме определения равенства кодов, поступающих на ее первую и вторую группы информационных входов. В случае, если записанный в третий регистр 26 обмена адрес является адресом регистра Окна, то первый блок 14 логики выстав ляет на свой шестой выход нулевой уровень сигнала 128 - сигнал выборки регистра Окна, который по линии 128 поступает на четвертый вход второго блока 15 логики. и подготавливает выборку сигналов: СИПЗ - сигнал синхронизации пассивного устройства до задержки, необходимой для согласования обмена по времени, ЗПА - сигнал определения направления передачи через вторую группу информационных входов-выходов блока 8 комму тации, МВК и СКВ - сигналы выборкивосьми младших и восьми старших банков памяти блока 1 памяти.Б цикле Ввод в фазе ввода данныхпроцессор (не показан) вырабатывает сигнал Ввод, который поступает на второй блок 15 логики,и, в случае, если идет обращение к регистру страницы, второй блок 16 логики вырабатывает сигнал ЧТ 1 - сигнал чтения информации в первую группу информационных входов-выходов блока 8 коммутации и считывает из первого регистра 24 обмена 35 данные на магистраль ЭВМ 7, В случае,если идет обращение к ячейкам Окна, то вырабатывается сигнал МВК, СВК, ЧТ и СИПЗ и идет чтение данных через второй регистр 25 обмена, при этом 40 сигналы МВК, и СВК поступают надешифратор 4 номера страницы и вырабатывается сигнал разрешения выбранного банка, из блока 1 считывается информация, адрес которой выставлен на первую и вторую группы информационных выходов 45 блока 8 коммутации.5 10 15 20 25 Формула изобретения 30 35 40 45 50 55 нулевым уровнем устанавливает первый триггер 16 в единичное состояние, если он не был установлен.Далее вырабатываются сигналы СП 1 С (ЗП 1 М), идет запись информации в первый регистр 24 обмена и готовится выдача сигнала СИПЗ, а на вторую группу информационных выходов блока 8 коммутации выставляется адрес - данные, записанные в первый регистр 24 обмена по адресу регистра страницы.Если младшие разряды, поступающие на вторую группу информационных входов первой схемы 3 сравнения не совпадают с информацией, уста новленной на первой группе входов первой схемы 3 сравнения, то ожидается сигнал СИП, поступающий с магистрали ЭВМ 7 от платы, на которой данная информация совпала, и если этот СИП приходит через блок 6 сопряжения на первый блок 14 логики, то первый блок 14 логики вырабатывает сигнал УО сигнал установки в нулевое состояние первого триггера6, а затем сбрасывает его.Если сигнал СИП из магистрали ЭВМ 7 не проходит (т.е. нет платы с таким номером), то первый триггер 16 не срабатывает и активная плата остается активной. Если адрес, по которому идет обращение, является адресом Окна, то в цикле Вывод сигнал Вывод поступает на первый 14 и второй 15 блоки логики, при этом второй блок 15 логики вырабатывает сигналы МВК, СВК, ЗАП, ЗП 1 С, ЗП 1 М, СИПЗ, а информация, поступающая с магистрали ЭВМ 7 через второй регистр обмена 25, выдается на вторую группу информационных входов-выходов блока 8 коммутации, а с третьего регистра 26 обмена выдается на первую группу информационных выходов разряды адреса Окна, с нулевого по седьмой, а с первого регистра 24 обмена выдаются старшие разряды содержимого регистра страницы, с восьмого по пятнадцатый, причем разряды с тринадцатого по пятнадцатый поступают на дешифратор 4 номера страницы,При поступлении сигналов МВК, СВК дешифратор 4 номера банка выдает разрешение выборки на соответствующие страницы памяти блока 1 памяти.В случае, если запоминающее устройство работает в режиме ЭОЗУ, т.е. сигнал Упр - сигнал выборки режима работы, находится в единичном состоянии, то информация на вторую группу информационных выходов блока 8 коммутации поступает не из первого регистра 24 обмена, а из третьего регистра 26 обмена, т.е, не производится обращение к регистру страницы.Работа запоминающего устройства в режиме ЭПЗУ (энергонезависимого постоянного запоминающего устройства) характерна тем, что отсутствует запись в блоке 1 памяти,т.е. второй блок 15 логики не вырабатывает сигналов МВК и СВК в цикле Вывод.В режиме ЭОЗУ в устройстве предусмотрена возможность подключения и отключения банка памяти с помощью перемычек (не показаны), подключенных к группе информационных входов мультиплексора выборки страницы 13 (8 страниц по 4 к х 16).Сигналы, поступающие на первую группу входов первого блока 14 логики позволяют выделить область системного ОЗУ, предназначенную для работы с вычислительными устройствами (не показаны),Питание в блок 1 памяти подается от шины литания ЭВМ+5 В или от шины питания ЭВМ+БАТ, либо от установленного на плату резервного источника 12 питания.Использование изобретения позволит уменьшить номенклатуру устройств, подключаемых к ЭВМ за счет использования устройства в качестве ВЭЗУ, ЭПЗУ или ЭОЗУ, а также позволит переставлять платы запоминающих устройств из одного конструктивного места в другое без потери информации. Запоминающее устройство, содержащее блок памяти, блок управления, дешифратор номера страницы, выходы которого соединены с входами выборки страниц блока памяти, отличающееся тем, что, с целью расширения области применения устройства путем обеспечения работы устройства в качестве энергонезависимого запоминающего устройства или энергонезависимого оперативного, запоминающего устройства, или энергонезависимого постоянного запоминающего устройства, в него введены блок коммутации, мультиплексор выбора страницы блока памяти, три элемента односторонней проводимости, резервный источник питания, информационные входы-выходы первой группы блока коммутации являются информационными входами-выходами устройства, информационные входы-выходы второй группы блока коммутации соединены с информационными входами-выходами блока памяти, выходы первой группы блока коммутации соединены с входами выбора первой группы блока управления и адресными входами первой группы блока памяти, выходы второй группы блока коммутации соединены с соответствующими адресными входами второй группы блока памяти, входами дешифратора номера страницы и с входами первой группы мультиплексора выбора страницы, входы второй группы которого являются входами установки кода выбранных страниц устройства, выходы третьей группы блока коммутации соединены с входами выбора команд второй1 б 08746 9группы блока управления, входы третьейгруппыблока управления являются входами 10 номера устройства, входы установки мера блока управления являются вхотановки кода номера устройства, вхоронизации блока управления являютвляющими входами устройства и соес соответствующими управляющимиблока коммутации, дешифратора страницы и блока памяти, управвыходы блока управления соедисоответствующими управляющимиблока коммутации и дешифратт 7 Т 1 Г 1 х х оо оо 1 0 1 0 1 1 0 0 х х х 1 1 х 0 1 Т 0 1 1 х х х х х х 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 00 1 1 1 х х х х х х х х х х х о 1 1о х 1, 0 х 0 х х х х 1 0 1 х х х 0 1 1 х х1 х х х х х о1 Т 1 х х х ыход1 11 1 11 11 1 1 х х 1 х о о о 1 1 1 1 1 1 1 1 1 1 х х х х 1 1 1 о о о 1 1 1о о 1 1 1 1 0 1 1 1 1 1 1 0 х х х х х х х х х х х х х 0 х 0 1 х х 0 х 0 1 х х 0 х 0 1 х х О х О х 0 х 0 о х 0 о о о х х О х х х 1 х 1 х 1 х 1 х 1 х 1 1 1 0 х 0 х 0 х Выход уппа ы выбора кода н дами у ды син ся упр динены входам номера ляющи иены входам аьв эт:, в-всвив ву эвв 1 ав тора номера страницы, выход мультиплексора выбора страницы соединены с входами выборки блока управления, вход установки режима которого является входом установки 5 режима устройства, выход синхронизацииблока управления является выходом синхронизации устройства, вход питания блока памяти соединен с выходами элементов односторонней проводимости, выходы которых подключены соответственно к выходам резервного источника питания и к первой и второй шинам питания устройства,0 фикс Упр АТО А 1 УО У СОЗУ фикс 128 А 8 о о1 1 11 1 01 1 11 1 11 1 1о01 1Составитель М. ЛапушкинРедактор Н. Лазаренко Техред А. Кравчук Корректор А. ОбручарЗаказ 3622 Тираж 487 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101