Устройство для вычисления корня четвертой степени

Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДИВЛЬСТВУ 61) Дополнительное к вид-в Кл.2 22) Заявлено 07.08.75 (21) 216 Г 7/38 соединением заявки-Государственный комитет Соавта Министроа СССР ао делам изобретений и открытий(23) Приоритет(43) Опубликовано 05.06.77.Бюллетень М (45) Дата опубликования описания 17,08 53) УЛК 681.325(54 УСТРОЙСТ ЫЧИСЛЕНИЯ КОРНЯ 1 ЕТВЕРТСТЕПЕНИ Изобретение относится к области цифровой вычислительной техники.Для вычисления корня четвертой степени в настоящее время в специализированных цифровых вьнислительных машинах и ЦВМ общего назначения используется двойная операция извлечения квадратного корня по стандартной подпрограмме.Известны устройства для вычквадратного корня, содержащиевычислители сдвигающие регисформирования констант и блок ака1 Ц 2.Из известных устройств наиболее близким по технической сущности является уст 1 ройство для вычисления квадратного корня, содержащее блок управления, выходы которого соединены с управляющими входами сдвигающих регистров, сумматоры-вычитатели, блок анализа знака, выход которого 2 подключен к управляющим входам первого, второго, третьего, четвертого, пятого и шестого сумматоров-вычитателей, и блок памяти, выход которого соединен с первым входом первого сумматора-вычитателя 13 Это устройство предназначено для вычисления квадратного корня, Для вычисления корня четвертой степени в нем необходимо дважды повторить операцию вычислю б ния квадратного корня, взяв эа аргументрезультат первой операции,Целью изобретения является расширениефункциональных воэможностей.Поставленная цель достигается тем, чтов предложенное устройство введен бди анализа сходимости, выход которого соединенсо входом блока управления, Выходы первого, второго, седьмого, восьмого и девятого сумматоров-вычитателей соответственно 5 соединены со входами первых пяти сдвигающих регистров, выходы которых соответ, ственно соединены с первыми входами указанных сумматоров-вычнтатедей. Выход шестого,сдвигаюшего регистра соединен сэ вторыми О входами второго и пятого сумматоров-вычитателей и с первым вхОдом четвертогосумматора-вычитателя. Второй выход шестого сдвигаюшего регистра соединен с пер-вым входом третьего сумматора-вычитате ля. Второй выход второго сдвнгаюшего реислениясумматоры Отры, блокнализа знаО П И С А Н И Е (и)5611 в 4ИЗОБРЕТЕН ИЯгистра соединен со входом седьмого сдвигающего регистра, первый выход которого через десятый сумматор-вычитатель соединен со вторым входом четвертого суммато. ра-вычитателя. Второй и третий выходы5 седьмого сдвигающего регистра соединены через одиннадцатый, пятый и шестой сумматоры-вычитатели с вторым входом восьмого , сумматора-вычитателя. Второй выход третьего сдвигающего регистра соединен с вхо дом восьмого сдвигаюшего регистра, вых ды которого соединены со входами двенадцатого и тринадцатого сумматоров-вычитателей. Выход четвертого сдвигающего регистра соединен со входом девятого сдвига 1 ющего,регистра, выход которого соединен со входом десятого сумматора-вычитателя. Второй выход пятого сдвигающего регистра соединен со входом блока анализа сходимос-. ти. Выход третьего сумматора-вычитателя Ро соединен со вгорыми входами седьмого сумматора-вычитателя, выход четвертого - со входом четырнадцатого сумматора-вычитате,ля, на второй вход которого подсоединен выход двенадцатого сумматора-вычитателя, 25 Выход четырнадцатого сумматора-вычитателя соединен со вгорым входом девятого сумматора-вычитателя, выход тринадцатого сумматора-вычитателя - со вторым входом шео ,того сумматоравычитателя. Третий выход О пятого сдвигающего регистра подключен ко входу блока анализа знака, а первый вход второго сумматора-вычитателя соединен со вторым входом третьего сумматора-вычитателя, МНа чертеже приведена блок-схема устройства для вычисления корня четвертой сте пениУстройство содержит одноразрядные сумматоры-вычитатели 1-14 комбинационного о типа, сдвигающие регистры 15-23, блок 24 памятиблок 25 анализа сходимости, блок 26 анализа знака и блок 27 управлени я еВыходы сумматоров-вычитателей 1, 2, 5 ,7, 8 и 9 соответственно соединены со входами сдвигающих регистров 15-19, выходы .которых соединены соответственно с первыми входами этих сумматоров-вычитателей. ,Выход блока 24 памяти соединен со вторым 50 входом сумматора-вычитателя 1. Второй выход второго регистра 16 соединен со ,входом седьмого регистра 21, первый вы, ход (от последнего младшего дополнительного разряда) которого соединен со входомсумматора-вычитателя 10, а второй и третий выходы - со входами сумматора-вычитателя 11. Второй выход третьего регистра 17 соединен со входом восьмого регист,ра 22, первый выход (от последнего млад щего дополнительного разряда) которогосоединен со входом сумматора-вычитателя 12, второй выход - со вторыми входами сумматоров-вьгчитателей 12 и 13. На первый вход последнего подсоединен третий выход регистра 22, Второй выход четвертого регистра 18 соединен со входом девятого регистра 23, выход которого (от последнего младшего дополнительного разряда) соединен со вторым входом сумматора-вычитателя 10. Второй выход (выходы всех информационных разрядов) пятого регистра 19 соединен со входом блока 25 анализа сходимости, выход которого соединен со входом блока 27 управления. Третий выход (выход знакового разряда) регистра 19.соединен со входом блока 26 анализа знайа, выход которого соединен с управляющими входами сумматоров-вычитателей 1-6, Первый выход (от последнего младшего разря- да) шестого регистра 20 соединен со вторыми входами сумматоров-вычитателей 2 и 5 и с первым входом сумматора-вычитатьля 4, Второй выход (от последнего разряда) регистра 20 соединен со входом сумматора-вычитателя 3, выход которого сое; динен со вторым входом сумматора-вычитателя 7. Выход сумматоравычитателя 10 соединен со вторым входом сумматора-вы" читателя 4, выход которого соединен со входом сумматора-вычитателя 14, Выход сумматора-вычитателя 11 соединен с пер вым входом сумматора-вычитателя 5, выход которого соединен со входом суммато ра-вычитателя 6, на второй вход которого подсоединен выход сумматора-вычитателя 13, а выход соединен со вторым входом сумматора-вычитателя 8. Выход сумматора-вычитателя 14 соединен со вторым (вычитающим) входом сумма гора-вьгчитателя 9. Первый вход сумматора-вычитателя 2 сое- динен со вторым входом сумматора-вычитателя 3. Выходы блока 27 управления соединены с управляющими входами всех регистров 15-23 и входом чтения блока 24памяти.Входом устройства являются входы разрядов регистра 19. Выходом устройствадля функции корня четвертой степени изаргумента Х являются выходы регистра 15.Выходом устройства для функции корня четвертой степени из куба аргумента являются выходы разрядов регистра 18,Блок 24 односторонней памяти выполненс поразрядным считыванием очередной константы видагде- номер итерал -(+17ции,Блок 25 анализа сходимости представляет собой цифровую схему сравнения с логическим нулем.15 20 5Блок 26 анализа знака выполнен, например, в виде триггера с логическими элементами.Блок 2 7 управления содержит генератор тактовых сдвигаюших импульсов, счетчик распределитель и логические элементы.В основу вычисления положен принцип псевдоделения и псевдоумножения в итерационном процессе по разностно-итерацион- ному алгоритму, состоящему из системы рекуррентных разностных соотношений д,: а.36,1 ЗС; С д,1:О И,Операции алгоритма выполняются при помощи элементарных операций сложениявычитаиия ,и сдвига. Цикл вычисления соотоит из гам 1 итераций, где п - числоразрядов аргумента Х. В каждой итерации 30 все рекуррентные соотношения решаются параллельно. Каждое рекуврентное соотноше- ние вычисляется последовательно за 11 + В гактов, где 111 - число дополнительных раз-: рядов для компенсации погрешности усече ния при сдвиге.Устройство для вычисления корня четвертой степени работает следующим,образом.Первоначально все сдвигаюшие регистры станавливаются в нулевое состояние, За анный аргумент Х в параллельном коде вводят в регистр 19. Включается генератор тактовых импульсов в блоке 27, и с выходов последнего выдается последователь,Ность (серия) тактовых сдвигаюших импуль4 сов в каждой итерации. Тактовые импульсы продвигают содержимое сдвигаюших регистров на входы одноразрядных сумматоров вычитателей,; в которых производится поразрядное сложение или вычитание соответ ствуюших значений. Результаты операций с выходов сумматоров-вычитателей 1, 2, 7, 8 и 9 записываются младшими разрядами Вперед в освобождающиеся при сдвиге старшие разряды регистров 15-19 и продвигаются в сторону младших разрядов. После каждой итерации в сдвигаюших регистрах записаны промежуточные результаты. Перед началом каждой итерации, кроме первой, содержимое регистра 20 сдвигается на три разряда в сторону младших разрядов, си держимое регистра 16 - на два разряда, а содержимое регистра 17 - на оддн разряд. Тактовые импульсы для дополнительного сдвига подаются с выходов 28-30 блока управления, После каждой итерации по энаку содержимого в регистре 19 блок 26 анали за знака вырабатывает сигнал, определякь. щий режим сложения-вычитания в сумматор рах-вычитателях 1-6. При положительном знаке происходит сложение, при отрицатель ном - вычитание. Сумматор-вычитатель 9 работает только в режиме вычитания, оотальные сумматоры-вычитатели только в режиме сложения. После выполнения И + 1; итераций или при равенстве нулю содержи мого регистра 19 (в последнем случае бло 11 25 выдает сигнал запрета в блок 27, и подача тактовых импульсов на следующей итерации прекращается) в регистре 15 на ходится значение корня четвертой степени из аргумента, в регистре 18 - значениекорня четвертой степени из куба аргумента, а в регистре 1 7 - значение квадратно го корня аргумента.Время вычисления корня четвертой степени в тактах равноТс И +И(Ю 4)+01Время вычисления корня четвертой степени значительно меньше времени вычисле- ния известными устройствами. Благодаря асинхронному режиму процесса вычисления путем прерывания процесса при равенстве нулю содержимого регистра 19 для боль шинства значений аргумента время вычиоления дополнительно сокрашается в среднем ,до 50%.Параллельно-последовательная структура предложенного устройства обладает простотой схемных решений из стандартнь 1 х цифровых элементов и может быть изготовлена в виде одной БИС, Устройство отвечает требованиям максимальной надежности, быстродействия, аппаратурных затрат, унификации и технологичности. Устройство обладает минимальными аппаратурными затратами для работы в реальном масштабе времени, Информация вводится и выводится в цифровой форме, что позволяет легко сопря, гать устройство с другими вычислительными цифровыми устройствами формула изобретенияУстройство для вычисления корня четвертой степени, содержащее блок управлейия, выходы которого соединены с управляющими входами сдвигаюших регистров, сумматоры-вычитатели, блок анализа знака, выход когорого подключен к управляющимвходам первого, второго, третьего, четвертого, пятого и шестого сумматоров-вычитателей, блок памяти, выход которого соеди,нен с входом первого сумматора-вычитателя, о т л и ч а ю щ е е с,я тем, что, с целью расширения функциональных возмож. ностей, в него введен блок анализа сходимости, выход которого соединен со входом, блока управления; выходы первого, второго, седьмого, восьмого и девятого сумматороввычитателей соответственно соединены со ;входами первых пяти сдвигающих регистров, выходы которых соответственно соединены с первыми входами указанных сумматороввычитателей;выход шестого сдвигающего регистра соединен со вторыми входами вто рого и пятого сумматоров-вычитателей ц с первым входом четвертого сумматора-вычитателя второй выход шестого сдвигающего. регистра соединен с первым входом третье го сумматора-вычитателя; второй выход второго сдвигающего регистра,соединен со входом седьмого сдвигающего регистра, первый выход которого через десятый сумматор-вычитатель соединен со вторым вхо- дом четвертого сумматора-вычитателя; вто рой и третий выходы седьмого сдвигающего регистра подсоединены через одиннадцатый, пятый и шестой сумматоры-вычитатели на второй вход восьмого сумматора-вычитателя; второй выход третьего сдвигающего регистра соединен со входом восьмогосдвигающего регистра, выходы которого со- единены со входами двенадцатого и тринад 11848цатого сумматоров-вычитателей; выход чет-вертого сдвигаюшего регистра соединенсо входом девятого сдвигающего регистра, выход которого соединен со входом десятого сумматора-вычитателя; второй выход пятого сдвигающего регистра соединен со входом блока анализа сходимости; выход третьего сумматора-вычитателя соединен со вторымвходом седьмого сумматора-вычитателя; вы-.1 О ход четвертого сумматорам вычитателя совходом четырнадцатого сумматора-вычитателя, на второй вход которого подсоединен выход двенадцатого сумматора-вычитателя; выход четырнадцатого сумматора-вычитате 15 ля соединен со вторым входом девятогосумматора-вычитателя, выход тринадцатого сумматора-вычитателя - со вторым входом шестого сумматора-вычитателя; третий выход пятого сдвигающего регистра подключен 20 ко входу блока анализа знака а первыйвход второго сумматора-вычитателя соединен со вторым входом третьего сумматоравычитателя,Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССРМ 234753, кл, С 06 Г/38, 1967 г.2. Заявка Великобритании1274019,кл. Си 4 А, опубл. 1969 г.3, Король В. Я. и др, Быстродействующие итерационные методы вычисления квадратного корня" в книге "Теория и применение математических машинф, Минск, изд.БГУ, 1972 г.; с, 160-16635ставитель В, БерезкинхредИ. Асталош КорректорО. Мельниченк едактор Л. Утехина Заказ 1574/ЦНИИ С илиал ППП Патент, г, Ужгород, ул. Проектны, 4 Тираж 818 Государственного по делам 113035, Москва, Подписноеомитета Совета Министров Сизобретений и открытийЖ, Раушская наб., д, 4/5