Устройство для сопряжения процессора с сетевым контроллером

,801580 СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Р 3/14 ПИСАНИЕ ИЗОБРЕТЕ ДЕТЕПЬСТ А ВТОРСНОМУ тротехническии(56) Прангишвили И.В.ные и локальные сети мипределенных системах уЭнергоатомиздат, 1985,213 ь 219 227ЕР В 0174446, кл, СопуФпик. 1986,2(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С СЕТЕВЬМ КОНТРОЛЛЕРОМ (57) Изобретение относится к вычислительной технике и может быть использовано при построении сетей ЦВИ. Целью изобретения является повьппение пропускной способности устройства за счет уменьшения времени ожидания процессором права доступа к общей памяти, Поставленная цель достигается тем, что в устройство, содержащее два регистра адреса 5, 13, два регистра данных 6, 14, два селектора адреса 2, 15, общую память 12, триггер 10, элемент НЕ 11, введены арбитр 3, блок управления общей памятью 4,триггеры 7-9, 2 нл,Изобретение относится к вычислительной технике и может быть использовано при построении сетей ЦВМ,Целью изобретения является повыше. 5ние пропускной способности устройства путем уменьшения времени ожидания процессором права доступа кобщей памяти,На фиг.1 представлена блок-схема 10устройства; на. фиг,2 - примеры реализации блока управления общей памятью и арбитра.На блок-схема (фиг.1) показаныпроцессор 1 (в устройство не входит),селектор 2 адреса, арбитр 3, блок 4управления общей памятью, регистрадреса, регистр 6 данных, триггеры7-10, элемент НЕ 11, общая память 12,регистр 13 адреса, регистр 14 данных, селектор 15 адреса, сетевой контроллер 16 (в устройство не входит),связь 17 требования контроллером доступа к общей памяти, связь 18 установки в " 1" триггера 7, связь 19 бло.кировки арбитра от контроллера, связь20 прерывания контроллера по выводу,связь 21 разрешения процессору доступа к .общей памяти, связь 22 прерывания процессора по вводу связь 23Э30разрешения записи в буферы контроллера, связь 24 разрешения записи,связь 25 - конец обмена, связь 26прерывания контроллера по вводу, связь27 прерывания процессора по выводу,Арбитр 3 (фиг,2) содержит триггеры 28-31, элемент ИЛИ 32, генератор33, элементы И 34 и 35, элемент НЕ 36./Блок 4 управления общей памятью(фиг2) содержит элемент ИЛИ 3740элемент НЕ 38, элемент И 39.Устройство работает следующим образом,Если инициатором обмена является процессор 1, то он выставляет нашину адреса код, по которому селектор 2 адреса вырабатывает сигнал требования, поступающий на арбитр, Поэтому сигналу арбитр 3 совместно стриггером 7 формирует сигнал иреРывания, который блокирует входы ар- ф 0битра 3 и запускает в процессоре программу вывода информации. в общую память 12. Далее процессор выставляет на шину адреса код, по которомуселектор 2 адреса вырабатывает сигнал.55разрешения. Под действием этого сигнала на выходе триггера 9 формируется сигнал, который через блок 4, элемент НЕ 11 и регистры3 и 14 подключает сетевой контроллер 16 к общей памяти 12. Сигнал с выхода триггера, 9 в качестве прерывания поступает также на вход контроллера 16,. Получив сигнал прерывания с триггера 9, контроллер 1 б выполняет программу ввода данных из общей памяти 12, По окончании процедуры ввода контроллер 1 б на шину адреса выставляет код, по которому селектор 15 адреса вырабатывает сигнал - конец обмена, который устанавливает триггеры устройства в исходное состояние,Если инициатором обмена является контроллер, то устройство работает аналогично описанному.При одновременном требовании обмена со стороны процессора 1 и контроллера 16 приоритет отдается контроллеру. Приоритет реализуется в . арбитре 3.формула изобретенияУстройство для сопряжения процессора с сетевым контроллером, содержащее два регистра адреса, два регистра данных, общую память, два селектора адреса, три триггера н элемент НЕ, выход которого соединен с входами разрешения первых регистров адреса и данных, информационный вход, первого регистра данных соединен с входом первого селектора адреса и является первым адресным входом устройства, первый информационный вход- .выход первого регистра данных является первым входом-выходом данных устройства, выход первого регистра адреса через общую шину соединен с выходом второго регистра адреса и входом адреса общей памяти, второй входвыход первого регистра данных черезобщую шину соединен с первым входомвыходом второго регистра даннных иинформационным входом-выходом общейпамяти, информационный вход второгорегистра адреса соединен с входомвторого селектора и является вторымадресным входом устройства, второйинформационный вход-выход регистраданнйх является вторым входом-выходомданных устройства, о т л и ч а ю щ ее с я. тем, что, с целью повышения пропускной способности за счет уменьшения времени ожидания процессором права доступа к общей памяти, в него1580384 Составитель Б.Резванедактор В.Данко Техред Л,Сердюкова Коррект Черни аэ 2014 Тираж 568 П НИИПИ Государственного комитета по изобрет 113035, Москва, Ж, Раушсдписноеням и открытиям прн ГКНТ ССС я наб.д. 4/5 ооэводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарин введены арбитр, блок управления общей памятью и триггер, причем первые выходы первого и второго селекторов адреса соединены соответственнос первым и вторым входами требованияобмена арбитра, первый и второй выходы разрешения обмена которого соединены с входами установки соответственно первого и второго триггеров,выходы которых соединены соответственно с первым и вторым входамиблокировки арбитра и являются соответственно первым и вторым выходамипрерывания устройства, вторые выходыпервого и второго селекторов адресасоединены с входами установки соответственно третьего и четвертого триггеров, выходы которых соединенысоответственно с первым и вторымвходами блюка управления общей памятью и являются соответственно третьим и четвертым выходами прерывания устройства, третьи выходы первого и второго селекторов адреса соединены с входами сброса первогои третьего триггеров и с входамисброса второго и четвертого триггерон соответственно, выход второго.триггера соединен с третьим входомблока управления общей памятью, выход которого соединен с входом элемента НЕ и с входами разрешения вторых регистров адреса и данных.