Обнаружитель комбинации двоичных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (П 1 51)С 08 С 19/28 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ПИСАНИЕ ИЗОБ И АВТ-0 ненных дополнител вательно со Бюл. У 3вский8.8) о СССР 1984(54) ОБНАРУЖИТЕЛЬ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ(57) Изобретениесвязи, Цель изобрбыстродействия. 0регистр сдвига 1,матор 5, пороговьрегистр 7, информатактовый вход 10.введением в обнар гвное числу нг которых овпадает сешение об об- а(ОСЛИ ЭТО ЧИСЛО ционныи вход 9Цель достигаетсяужитель 9 последо(21) 3837528/ (22) 0401.85 (46) 0709,89 (72) А.Ф.Кула (53) 621.398( (56) Авторско У 1156 110, кл ОМУ СВИДЕТЕЛЬСТВУ относится к техникеетения - повышение бнаружитель содержитблок памяти 2, сумв блок 6, пороговый регистров сдвига 3 о дополнительн ссблоков памяти 4, с = Х/в - 1, где Бчисло разрядов комбинации двоичныхсигналов; щ - число разрядов каждогоиз последовательно соединенных регистров сдвига 3, и Р-триггер 8. Обнаружитель анализирует поток принимаелщх двоичных сигналов, сопровождаемыхтактовыми импульсами, в каждом тактовом интервале (интервал между соседнимп тактовыми импульсами) вычисляет корреляционное число, информационных позиции выборочная комбинация эталоном, и Формируег нарркении комбннапип, не меньше порога. 1 и3 150646Изобретение относится к техникесвязи и может использоваться в устройствах обработки дискретных сооб-.щений для обнаружения комбинации дво 5ичных сигналов известного вида принеизвестном моменте ее прихода н потоке двоичных сигналов.Цель изобретения - повышение быстродействия. 10На чертеже представлена структурная электрическая схема обнаружителякомбинации двоичных сигналов,Обнаружитель комбинации цвоичныхсигналов содержит первый регистр 1 15сдвига, первый блок 2 памяти,последовательно соединенных дополнительных регистров 3 сдвига (где о = 1, 2,3. ,), ц дополнительных блоковпамяти, сумматор 5, пороговый блок 6, 20пороговый регистр 7, 0-триггер 8, информационный вход 9, тактовый вход 10.Обнаружитель комбинации двоичныхсигналов работает следующим образом.Обнаружитель комбинации двоичных 25сигналов анализирует поток принимаемых двоичных сигналов, сопровождаемыхтактовыми импульсами, в каждом тактовом интервале (интергал между соседними тактовыми импульсами) вычисляет 30корреляционное число, равное числуинформационных позиций, на которыхйь 4 орочная комбинация совпадает сэталоном, и формирует решение об обнаружении комбинации, если это числоне меньше порога.Принимаемые двоичные сигналы в виде последовательности элементарныхпосылок "0", "1" поступают по информационному входу 9 на вход первого 40регистра 1 сдвига, на другой входкоторого поступают синхронизированныес двоичными сигнапаыи тактовые импульсы. Очередной тактовый импульсс тактового входа С поступает также 45на тактовый вход о последовательносоединенных дополнительных регистров3 сдвига и сдвигает их содержимоеи содержимое первого регистра 1 сдвига на один бит н сторону старших раз 50рядов (в направлении к выходу регистров сдвига). В результате в каждомтактовом интервале в первом регистре 1 сдвига в Ч последовательно соединенных дополнительных регистрах 355сдвига содержится И-разрядная выборочная комбинация, образованная двоичными сигналами, принятыми в данноми в Мпредыдущих тактовых интерва 34лах, где И - число двоичных сигналов в эталоне, т,е, в обнаруживаемой комбинации, При этом в первом регистре 1 сдвига и в каждом из 1 последовательно соединенных дополнительных регистров 3 сдвига содержится ш-разрядное слово выборочной комбинации, где шМц+1Слова выборочной комбинации с ко- довых выходов первого регистра 1 сдвига и с 1 последовательно соединенных дополнительных регистров 3 сдвига поступают параллельным кодом на адресные входы первого блока 2 памяти и и дополнительных блоков 4 памяти и считывают на их выходы содержимое адресуемых ячеек, Ячейки первого блока 2 памяти и каждого о дополнительного блока 4 памяти образуют таблицу корреляционных кодов, представляющих числа информационнь 1 х позиций соответствующего ш-разрядного слова эталона, на которых оно совпадает с адресами ячеек, В результате на выход первого блока 2 памяти и каждого из о дополнительных блоков 4 памяти (1 = 1, 2, , о) считывается код числа информационных позиций, на которых 1-е слово выборочной комбинации совпадает с 1-м словом эталона, Например, для слова эталона 1100110 Х (символ Х означает неинформационную, исключаемую из анализа позицию) при поступлении слова выборочной комбинации 11000100 на ныход считывается код числа Ь, а для эталона 11100 110 (все позиции информационные) при поступлении слова выборочной комбинации 11100111 считывается код числа 7.Коды корреляционных чисел поступают на соответствующие входы сумматора 5, который выдает на выходах код суммы корреляционных чисел, равной числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не меньше порогового числа, содержащегося н пороговом регистре 7, то пороговый блок 6 формирует на своем выходе сигнал обнаружения комбинации, который эагисывается в 0-триггер 8 следующим тактовым импульсом, поступающим на его синхровход с тактового входа 10, и выдается на выход обнаружителя комбинации двоичных сигналов.Заказ 5440/51 Тираж 518 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул . Гагарина,101 5 15формула изобретения Обнаружитель комбинации двоичных сигналов, содержащий первый регистр сдвига, первый вход которого является информационным входом обнаружителя комбинации двоичных сигналов, тактовым входом которого является второй вход первого регистра сдвига, первая группа выходов которого через первый блок памяти подключена к первой группе входов сумматора, а к первой группе входов порогового блока подключены выходы порогового регистра, о т л и - ч а ю щ и й с я тем, что, с целью повышения быстродействия, введены ц последовательно соединенных дополнительных регистров сдвига, к информационному входу первого из которых подключен выход первого регистра ОЬ 4 ЬЗ 6сдвига, и дополнительных блоков памяти, к адресным входам которых подключены кодовые выходы соответствующихц последовательно соединенных дополнительных регистров сдвига, где иМ/в - 1, М - число разрядов комбинации двоичных сигналов 1 щ - числоразрядов каждого из последовательносоединенных дополнительных регистровсдвига, выходы ц дополнительных блоков памяти подключены к другим входамсумматора, выходы которого соединеныс второй группой входов пороговогоблока, и Й-триггер, к информационномувходу которого подключен выход порогового блока, синхровход Р-триггераи вторые входы о последовательно соединенных дополнительных регистров 20 сдвига подключены к второму входупервого регистра сдвига.