Устройство для приема и обнаружения комбинации двоичных сигналов

(53) 62.328 Бюл, хо лаковски ) 88.8) ехнике свяустройствах ий для оби при неизпотоке двоиз частичираемых из ного вида.быстродейдержит комГОСУДАРСТВЕННЫИ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ )4 ОТНРЫТ ВТОРСИОМУ СВИДЕТЕЛЬСТ вилетельство СССР 6 08 С 1,928, 1984.ВО ДЛЯ ПРИЕМА И ОБКОМБИНАЦИИ ДВОИЧ(56) Авторское сМ 115610, кл.(57) Изобретение относится к тзи и может использоваться вобработки дискретных сообщеннаружения составной комбинацивестном моменте ее прихода вичных сигналов и образованнойных комбинаций, случайно выбалфавитов комбинаций известЦель изобретения - повышениествия устройства. Устройство со,ЯО 1413656 мутаторы 1, 2, регистры сдвига 3. 3.1., блоки памяти 4.14.)., 5, сумматор 6, пороговый элемент 7, регистр 8 В-триггеры 9, 1 О.программатор 11, счетчик 12, элемент НЕ 13, элемент И 14, входы 15, 16, выходы 17 - 22 программатора 11, входы устройства: информационный 23, тактовые 24 - 28, управляющие 29, 30, входы данных 31, 32, выхол 33 устройства. Программатор 11 содержит счетчик, группу элементов сравнения, группу элементов И, первый, второй, третий и четвертый элементы И, сумматор 41, блок сра.внения, регистры, Р-триггеры, элементы ЗАПРГТ, элементы И - НЕ, распределители.Сумматор 6 содержит сумматоры. Быстро.действие устройства повышается за счет получения корреляционных колов олновре- Я менно для всех слов выборочной комбинации с помощью табличных корреляторов, реализованных на основе блоков памяти, параллельно-последовательного суммирования С1413656 корреляционных кодов комбинационными сумматорами, а также за счет уменьшения временных затрат внешнего устройства, работающего совместно с устройством, на программирование последнего. Коды слов вы борочной комбинации с выходов регистров 3 поступают на адресные входы блоков памяти 4 и считывают на их выходы корреляционные числа, равные числу информационных позиций, на которых данное слово вы. борочной комбинации совпадает с соответствуюцим словом эталона. Решение об обнаружении комбинации принимается порого. вым элементом 7, если сумма корреляционных чисел не меньше порога. В случае со. 1Изобретение относится к св 5 з и иже испгьзоваться в устройствах обработки дискретных сообщений для обнаружения составной комбинации при неизвестном мочепге ес прихода в потоке двоичных сипалов и 5 ооразовапной из частичных комбинаций.случайно выбираемых из алфавитов комбинаций известного видя.Цельк изобретения является повышение быстродействия устройства.На фи. 1 показана структурная схема предлагаемого устройства; на фиг. 2 - структурная схема программатора; на фиг. 3структурная схема сумматора; на фи. 4временные диаграммы входных и двоичпьх сигналов и первых тактОвых импульсов; па фиг. 5 - расположение масок и эталонов частичных комбинаций в блоке 5 памяти.Устройство для приема и обнаружения комбинации двоичных сигналов (фиг. 1) содержит коммутаторы 1, 2, регистры сдвп гя 3.1, , 3.1 блоки памяти 4.14.1 5, сух- чатор 6, пороговый элемент 7, регистр 8, Б-триггеры 9, 10, программатор 11, счетчик 12, элемент НЕ 13, элемент И 14, входы 5, 16, выходы 17 - 22 программатора1, информационный вход 23, тактовые входы 24 28, управляющие входы 29, 30, входы 3132 данных устройства, выход 33 устройства.Программатор 11 (фиг. 2) содержит счетчик 34, группу элементов сравнения 35.1,., ЗО 35.гп, группу элементов И 36.136.п, первый, второй, третий и четвертый элементы И 37 - -40, сумматор 41, блок 42 сравнения, регистры 43, 44, 1.-триггеры 45, 46, элементы ЗАГРЕТ 47, 48, элементы И - НЕ 49, 50, распределители 51, 52. 35Сумматор 6 (фиг. 3) содержит сумматоры 53, включенные по параллельно-последовательной схеме. ставной комбинации, образованной из частичных комбинаций, случайно выбираемых из алфавитов комбичаций известного вида, обнаружение осуществляется путем считывания из блока памяти 4 результатов сравнения по методу максимального правдоподобия слов выборочной комбинации эталонам соответствуюцих алфавитов частичных комбинаций. Из внешнего устройства загружаются в блок 5 только эталоны и маски алфавитов частичных комбинаций, ис. пользуя которые программатор 11 формирует таблиць, корреляционных кодов и загружает их в блоки памяти 4. 1 з.п. ф-лы, 5 ил. Устроиство работает следующим образом В рабочем режиме устройство анализирует поток принимаемых двоичных сигналов, сопровожлаечых тактовыми импульсами, в кяжлоч тактовом интервале (интервал межлу соседнихи тактовыми импульсами) вычисляет корреляционное число, равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоноч (вариантом составной комбинации) и формирует решение оо обнаружении комбинации, если это число не меньше порога. При этом обнаружение составной комбинации осу ществляется путем сравнения слов выборочной кочбппации с алфавитами частичных комбинаций и принятия решения о приеме каждой частичной коибинацип по метолу чакспмяльного правдоподобия.Составная комбинация на передающей стороне представляет собой послеловательность 8=- Ь, Ь,Ьчастичных комбинации, при этом -я частичная комбинация ( =1,2, , 1.) случайным образом выбирается из ял фавита а а , а,;. обьечох 1 частичных комбинаций известного виля, т.е. Ь 6 а; а, А,) . Все частичные ком. бинации имеют одинаковую длину (число разрядов) п, поэтому все реализации (ва. рианты) составной комбинации имеют одинаковую длину Х=гп 1 Часть из гп позиций (разрядов) частичной комбинации может быть неинформационной для обнаружителя и лолжна искгпочаться из ана;иза.Принимаемые двоичные сигналы в виде последовательнос ги элементарных посылок О, 1 (фиг. 4) поступают по информационному входу 23 на первый информационный вход регистра сдвига,5.1. На тактовый вход 24 поступают синхронизированные с двоичными сигналами первые тактовые импульсы (фиг. 4). В рабочем режиме 1-триг 1413656Гер 1 О нахОлитс 51 В сОстОянии 0, сиГн 2, логического 0 с его прямого выхола поступает на управляюп(3 вхол коммутаторы 1, регистров сдвига 3.1, 3.1. и переводи последние в режим слвига, а кочмутытор 1 - в режим связи его выхола с Бхо,ох 24. Указанные регистры сдвига явл яютс я гп-разрядными и соелинены последовательно путем связи выхола старшего рззря;р) регистра сдвига 3. ( (1) с информационныч ВХОДОМ рЕ ИСтра СдВИГЗ 3.1+ 1. Оссрс ИЮИ тактовый импульс с вхола 24 проихолит через коммутатор 1 на тактовый выход репстров сдвига 3.13.1 и сдвигает их солержимое на один бит в сторону старши разрядон. В результате в каждом тактовом интер. 15 вале в указанных регистрах слвига солержится М-разрядная выборочная комбинация, образованная двоичными сигналычи, принятыми в данном и в (х) - 1 предыдуших тыктовьи ервы ах 1 рр 1 это в к л( ре гистре сдвига 3.1, , 3.1 содержится и-разрядное слово выборочной комбинации.Слова выборочной комбинации с выходов регистров сдвига 3.1, , 3.1 поступают параллельным колом на адресные вхо рь блоков памяти 4.1, , 4.1. и считывак)т ны их Выходы содержимое алресуемых ячеек. Ячейки каждого блока памяти 4.1, , 4.1. образуют таолицу корреляционных кодов, прелставлякнцих числа информ ационных позиций, на которых адрес ячейки совпылает с наиболее близкой к нему комбинацией (эталоном) алфавита частичной комбинации, В результате на выхолы блока памяти 4.1( = 1, 2, , (.) считывается кол числа информационны позиций, на которых 3-е слово выборочной комбинации совпадает с наи более близким к нему эталоном алфавита 3-й частиной комбинации. Например, лля эталонов 101 х 0011, 010 х 1100 алфавита частичной комбинации (символ х означает неинформационную позицию, исключыечую из анализа) для слова 10100011 выборочнои комбинации на выход блока памяти считывается код числа 7, лля слова 0101100 выборочной комбинации - также код числа(указанные слова совпадают с соответствующими эталонами алфавита на всех семи 45 информзциОнных позици 51 х), 2 лля с,ОВЗ 10101100 выборочной комбинации - код числа 4 (так кык это слово совпадает с пзп.богс близким к печу вторым эталоном алфавиа на четырех ипформационных позициях).50Коды корреляционных чисе; с выхоов блоков пыхяти 4.1 , 4.Е поступают на соответствующие входы сумматора (, который Б .3 е.( па вторые входы порогового элечен;3, .1 ( С 3 М Ь КОР)(Г 53 Ц 3(П НЬ 3 Х ЧсЛ РЫ ). гг нои Р с,ч 1313(1)орх с ць) н н ь х пози 3 и. Ис кО- торых 1 ыбо)осс 151 ко)1иныц 1 я сОвп злы(.т ( ныиоо,с Олизкихи . Бе 1 этз;оными .фывит(В чс)испьх комбипыпий. Если это исло НЕ МЕНЫНЕ ПОРООБО(О с 1 Сс, СЛЕРЖс)П 1(СЯ Б регистре 8, ТО пороовыи э.ечп фр)Нр) - ЕТ НЫ СВОЕЧ БЫХОЛС (.Г 1 сГ ОбисРХЖ(НИ 51 С. (.Тс 1 Вп И КМои Нс 1 ЦП И, КОТОРЬН 3 с 1 П ПС Ьвс( 1 ся Б ь-трппгер ) сглчопич тыктовыч 3)1- ПУГЬСО)1, ПОСГУ 3 сК)И 313 Ы ЕГО ТЗКТОБЬ 3 БХО, с Входа 24, и вылается ны выхл) 33 хсро 3- ства.Сумматор 6 (фиг. 3) осуществляет прр 3 ллельно-пслеловытельное суммирование колов чисел, поступык)цих ны его вхо,п 3, с НО. чошью л мматоров 53. Каждый л м чытор 53 является комбинационным л чмытороч двух чисел. 11 ри этом на к)жло ступени яры чисел, поступающие с прелылуцй ступени, участвук)т в сумчировании (лп(вр- ченно, а нолхчение лмч От стмисн 1 к т)- пе)и Ол пествляется 3 ослело 3;тгп)О.11 ерестройка устройства ны лругук ОСТс 1 БНК) КОЧ 01 НЗРИ 0 ОСПРСТБГ 5 ЕТ 5 3 РО- Рс 1 ЧБР1)с 3 НЕМ Е 0 120.П 1 ЧЫХ КОРР,1511)ОБ.),.51 ЭТОГО С 13 с 1 ЫГс), 13 ПР(11 ЫВс 1 Я Рс 1Н 1 И РЕЖИ)1 ООНЗРЧЖИТЕГ 51. Б б,10 К О сЧ 51 Ти З 3- гружыются маски и эталоны алфывГОБ 33- тичных кохб 3 ныци 3, затсч про рымчытор 11 форхиру тыолицы коррляионных ко- ЛОБ И Зс 1 ГРХЖЫ ИХ Б бгОКИ ПЫМЯТ 1.1, 4. 1. (х 1 с 1 скы сг 1 х жн л 15 кс 3 зани 53 ипфРч с 3- ЦИОННЫХ ПОЗИЦИИ састии 03 КОМОИНЫЦИН: Нс) информационной 330:33 ции рззрял мыски О- лержит лоп)ческук 1, ны неинф(рмыпип. ной позиции - логический 0).,1 ля загрузки часок и этыл(нцБ ч;11 ичНЫХ КО)3ИНЫЦИ БпИНЕ)(.ТР 03(т 3 (с фи Г. 1 н(. пока за 10) х (. Гансв, Н 1 Бс(.1 нс х ирывляк)цеч входе 30 команду загрузки в Вде 1)пГьсы;10 сескОГО О, котОры 53 поступает на вход установки 0 1-триггера 10 нспосрелственно и счетчика 12 чер(з эг- мент И 14 ( послелни й лля сигналов л(и ическо о 0 выполняет функцик) элемента ИЛИ), устанавливая пх в сс 1 ояние 0. Сигнал логического О с прямого Выходы ь)-триггера 10 поступает ны первый Бхол кохмчтытора 2 и переводит последний в режич связи его выхода с тактовым вхо;им 26. 110 ле этого Бнепнее устройство ол пц- ствляет загрузку лзнных в бгок 5 ычяти 310 ылоритму: установка ланных нз входах 32 ;)пнх, соелиненны; с вхоламп ланных ло- КЫ О ПЗМЯТИ; ЗЗПИСЬ Лс 3 ННЫХ Б ОГОк О ПЗМ 51- ти ползчей на со вхол записи ичпх.ьсы записи по тактовочу вхолу 27 (дынные з)ппсываются Б ячейку с злресом, рывныч сол(р. жимохх счетчика 12, выходами соелинепноп) с алреснымп вхолами блока 5 памяти); хв(- личеиие на елиЗину адреса ячейки олокы 5 пах 5 т 3 поычей импхльса по вхолх 20) через коммутатор 2 на сммчир) ющий вход счетяка 12. (ее чкззс)нны(. пз 1 с 1511 ОРит)32 Н(ВОР 5110 СЯ .10 КОНЫПИ 51 Зс)РХЗКН.соответствующая фиг. 5 составная комбинация 5=аа, , а в потоке принимаемых двоичных сигналов), Данные располагаются в ячейках с адресами от 0 ло Х - 1, где- сумма чисел масок и эталонов всех алфавитов частичных комбинаций. Разряды 0 - 7 (в общем случае от 0 до гп -- 1) являются разрядами масок и эталонов, разряд 8 (в общем случае гп) содержит признак маски (в разряде логический 0) или эталона (в разряде логическая 1). Разряд 9 (в общем случае гп+1) содержит признак про. должения (в разряде логический 0) или окончания (в разряде логическая 1) алфавита частичной комбинации. Разряд 10 (в общем случае (гп+2) содержит признак продолжения или окончания алфавитов составной комбинации (в разряде соответственно логический 0 или 1). Для каждой частичной комбинации первой следует маска, затем эталоны ее алфавита. Возможен случай, ког и отдельным эталонам может предшествовать своя маска (см. на фиг. 5 содержимое для 1.:й частичной комбинации). Разряды маски, отвечающие информационным или неинформапионным позициям, содержат соответственно логическую 1 или логический 0. Число входов (выходов) блока 5 памяти равно п+3, число 5 его адресных входов равно числу разрялов двоичного кода числа М,. Для программирования табличных корре ляторов внешнее устройство устанавливает на управлякццем входе 29 команду пуска в вилс импульса логического 0, которая шгступает на вход установки 1 0-триггера 10 непосредственно, устанавливая его в сосгояние 1, и на вход установки 0 счетчика 12 через элемент И 14, устанавливая счетчик 12 в состояние 0. Сигнал логической 1 с прямого выхода ЕЭ-триггера 10 поступает на управляющий вход коммутаторов 1, 2, регистров 3.1, , 3,1 в результате чего последние переводятся в режим парал. лельной записи, коммутатор 1 переводится в режим связи его выхода с выходом 19 программатора 11, коммутатор 2 - в режим связи со выхода с выходом 18 программатора . Сигнал логической 1 с прямого выхода Э-триггера 1 О поступает по входу6 в программатор 1 и запускает распрелслитель 51 по его установочному входу, разрешает работу счетчика 34 по его входу уста. новки 0, проходит через элемент И 39 и запускает распределитель 52 по его установочному входу, открывает элементы И 40, ЗАПРЕТ 48. При этом на выходе элементов И 40, ЗА 11 РЕТ 48 устанавливается сигнал логической 1, разрешающий по входу установки 0 работу регистра 44, О-триггера 45 (последние и счетчик 34 были установлены в состояние 0, когда О-триггер 10 находился в состоянии 0). 5 10 15 20 25 30 35 40 45 50 55 Запущенный распределитель 51 формирует из тактовых импульсов, поступающих на его тактовый вход по тактовому входу 28, три последовательности распределенных во времени и пространстве импульсов, при этом первыми, вторыми и третьими следуют импульсы соответственно на первом, втором и третьем выходе распределителя 51. Импульсы с третьего выхода распределителя 5 проходят на выход 18 программатора и через коммутатор 2 -- на суммирующий вход счетчика 2, обеспечивая тем самым последовательное сцитывание ячеек блока 5 памяти на входы 5 программатора 11, залейство. ванные следующим образом: разряды от 0 до гп - 1 подклюцены к соответствующим входам данных регистра 43 и первым входам элементов сравнения 35.1, , 35.гп группы, вторые входы которых соединены с соответствующими выходами счетчика 34; гп-й разряд подключен к инверсному входу элемента ЗАПРЕТ 47 для выделения признака маски и входу элемента И 37 лля выделения признака эталона; (гп -1)-й разряд подключен к входу элементов И 38, И-НЕ 49 лля выделения признака окончания алфавита цастичной комбинации; (гп +2)-й разрял полклюъен к информационному входу Э-триггера 46 для выделения признака окончания алфавитов составной комбинации.Процессы программирования протекают следующим образом.Первой из ячейки с адресом 0 блока 5 памяти считывается маска (см. фиг. 5), признак которой открывает элемент ЗАПРЕТ 47. Маска записывается в регистр 43 импульсом, поступающим на его тактовый вход с первого выхода распределителя 51 церез элемент ЗАПРЕТ 47. Импульс с третьего выхода распределителя 51 увеличивает на единицу содержимое счетчика 12, обеспециваюшего считывание из блока 5 памяти первого эталона первой частичной комбинации, который сравнивается в поразрядных элементах сравнения 35.1, , 35.гп группы с содержимым счетчика 34 (в данном случае - с цислом 0), имитируюгцим слово выборочной комбинациии. На выходе каждого из указанных элементов сравнения формируется логицеская 1 при совпадении или логический 0 при несовпадении содержимого сравниваемых разрядов слова выборочной комбинации и эталона частичной комбинации. Результаты сравнения поступают на первые входы поразрядных элементов И группы 36.1.36.пц на вторые входы которых поступает маска с выходов регистра 43. Маскированные результаты сравнения суммируются сумматором 41, формирующим на своих выходах код числа информационных позиций, на которых слово выборочной комбинации совпадает с эталоном цастичнои комбинации. Если это число больше цисла О в регистре 44, то блок 42 сравнения, на вхо.ды которого подключены выходы сумматора 41 и регистра 44, формирует сигнал логической 1, поступающей на информационный вход О-триггера 45. Этот сигнал записывается в Р-триггер 45 в момент поступления на его тактовый вход через элемент И 37 импульса с первого выхода распределителя 51. Возникающий при этом положительный перепад напряжения на прямом выходе указанного триггера воздействует на тактовый вход регистра 44 и записывает в него код числа, поступающего с выходов сумматора 41 на входы данных регистра 44. Одновременно с этим импульс с выхода элемента И 37 проходит через выход 19, коммутатор 1 на тактовый вход регистров сдвига 3.1, , 3.1. и записывает в них слово выборочной комбинации, содержащееся в счетчике 34, выходы которого подключены к входам данных указанных регистров сдвига. Следующий затем импульс с второго выхода распределителя 51 инвертируется элементом ЗАГ 1 РЕТ 48 и устанавливает в 0 Г)-триггер 45. Следующий затем импульс с третьего выхода распределителя 5 снова увеличивает на единицу содержимое счетчика 12, обеспечивающего считывание из блока 5 памяти следующего эталона первой частичной комбинации, который аналогичным образом сравнивается с тем же словом выборочной комбинации. Если при этом окажется, что второй эталон более сходен со словом выборочной комбинации, чем первый эталон, то в регистр 44 будет записан код числа информационных позиций, на которых слово выборочной комбинации совпадает с вторым эталоном (запись в регистр 44 будет произведена с помощью импульса с первого выода распределителя 51 описанным образом). Если считываемый эталон является последним в алфавите первой частичной комбинации, то соответствующий признак откроет элемент И 38, через который пройдет импульс с второго выхода распределителя 51 на тактовый вход распределителя 52. Выделенный при этом на первом выходе распределителя 52 импульс поступит на вход записи блока памяти 4.1 и запишет в него содержимое регистра 44, выходы которого подключены через выходы 2 к входам данных блока памяти 4 Запись будет произведена в ячейку с адресом О, так как до этого в регистр сдвига 3. из счетчика 34 был переписан код числа О. Следующий затем импульс с третьего выхода распределителя 51 пройдет через элемент И-НЕ 49 (также открытый признаком окончания алфавита частичной комбинации), элемент И 40 и установит в 0 регистр 44.Аналогичным образом будут произведены сравнение того же слова выборочной комбинации с эталоном второй частичной комбинации и запись в блок памяти 4.2 по адресу 0 кода числа информационных пози 5 )О 15 20 25 30 35 40 45 50 55 пип, на которы. это слово совпадает с на и. оолее близким к нему эталоном пз алфавита второй частичной комбинации. Распределение записи при этом обеспечивается распрелелителем 52. После сравнения ланного слова выборочной комбинации с алфавитом последней частичной комбинации признак окончания алфавитов составной комбинации запишется в В-триггер 46 в момент действия на его тактовом входе импульса с второго выхола распределителя 51, в результате чего откроется элемент И-НЕ 50 и им пульс с третьего выхода распределителя 51 пройдет через элемент И-НЕ 50 на суммирующий вход счетчика 34, через элемент И 39 - на установочный вхол распределителя 52, и через выход 1, элемент И 14 - на вход установки 0 счетчика 2. Далее распределитель 52 начнет работать с исходного состояния, аналогичным образом будет производиться сравнение алфавитов составной комбинации с очередным словом выборочной комбинации 1 в данном случае - с колом числа ) и запись корреляционных кодов в ячейки с адресом 1 блоков памяти 4.1, , 4.1 Г 1 рограммирование табличных корреляторов будет производиться лля всех гп-разрядных наборов слов выборочной комбинации, т. е. ло переполнения счетч и ка 34, призна ком чего является переход его старшего разряда из логической 1 в логический 0. Этот сигнал с выхода старшего разряда счетчика 34 проходит через элемент НЕ 13 на тактовый вход 0-триггера 10 и записывает в него сигнал логического 0 с собственного информационного входа. Сигнал логического О с прямого выхода Э-триггера 10 переволит обнаружитель в рабочий режим описанным образом и останавливает программатор 11, блокируя распределители 51, 52.Повышение быстродействия устройства комбинации двоичных сигналов по сравнению с прототипом достигается не менее чем в 1. раз за счет получения корреляционных кодов одновременно для всех слов выборочной комбинации с помощью табличных корреляторов, реализованных на основе блоков памяти. а также за счет параллельно-последовательного суммирования коррекляционных кодов. Кроме того, уменьшаются временные затраты внешней микроЭВМ или микропроцессора на программирование устройства в Г:2 /)х), раз, так как в устройстве- прототипе для каждой частичной комбинации требуется загружать результаты сравнения эталонов ее алфавита со всеми лвоичными переборами слова выборочной комбинации, а в предложенном устройстве только маски и эталоны частичных комбинаций. Форму.га изобретения. Устройство для приема и обнаружения комбинации двоичных сигналов, содержа 1413656шее первый и второй блоки памяти, выходь второго блока памяти соединены с первыми соответствующими входами сумматора, пороговый элемент, первая группа входов которого подключена к соответствующим выходам регистра, первые входы которого являются первыми входами устройства, первый Р-триггер, первый и второй коммутаторы, первый вход первого коммутатора является вторым входом устройства, отличающееся тем, цто, с целью повышения быстродействия устройства, в него введены регистры сдвига, . - 1 вторых блоков памяти, программатор, второй Р-триггер, элементы И и НЕ, первый информационный вход первого регистра сдвига является третьим информационным входом устройства, тактовый вход первого Р-триггера объединен с первым входом первого коммутатора, информационный вход первого Р-триггера соединен с выходом порогового элемента, выход первого коммутатора подключен к тактовым входам регистров сдвига, второй вход первого коммутатора соединен с первым выходом программатора, вторые информационные входы регистров сдвига подключены к вторым выходам программатора, объединенные третий вход первого коммутатора, первый вход второго коммутатора и управляющие входы регистров сдвига соединены с выходом второго Р-триггера, который соединен с первым входом программатора, выходы каждого регистра сдвиг а подключены к соответствующим адресным входам соответствующих блоков памяти, последний выход каждого регистра сдвига соединен с первым информационным входом последукщего регистра сдвига, информационные входы вторых блоков памяти подключены к третьим выходам программатора, управляющие входы вторых блоков памяти соединены с соответствующими четвертыми выходами программатора, выходы 1. - 1 вторых блоков памяти подклюцены к соответствующим вторым входам сумматора, выходы которого соединены с соответствую щи м и вторым и входам и порогового элемента, второй вход регистра является четвертым входом устройства, второй вход второго коммутатора является пятым входом устройства, третий вход второго коммутатора подключен к пятому выходу программатора, выход второго коммутатора соединен со счетным входом счетчика, нулевой вход которого подклюцен к выходу элемента И, выходы сцетцика соединены с соответствующими адресными входами первого блока памяти, информационные входы которого являются шестыми входами устройства, управляющий вход первого блока памяти является седьмым входом устройства, выходы первого блока памяти соединены с соответствующими вторыми входами программатора, шестой выход которого иодклюцен к первому входу эле 5 10 15 20 30 35 40 45 50 мента И, объединенные второй вход элемента И и вход второго Р-триггера являются восьмым входом устройства, объединенные третий вход элемента И и единцный вход второго триггера являются девятым входом устройства, информационный вход второго Р-триггера является нулевым входом устройства, тактовый вход второго Р-триггера подклюцен к выходу элемента НЕ, третий вход программатора является десятым входом устройства, вход элемента НЕ соединен со старшим разрядом вторых выходов программатора. 2. Устройство по и. 1, отличающееся тем, цто программатор содержит счетчик, группы элементов сравнения, группы элементов И, сумматор, блок сравнения, первый и второй регистры, первый и второй Р-триггеры, первый и второй распределители, первый, второй, третий и четвертый элементы И, первый и второй элементы ЗАПРЕТ и первый и второй элементы И-НЕ, объединенные первые входы первого распределителя, третьего элемента И, второго элемента ЗАПРЕТ, четвертого элемента И и сцетцика являются первым входом программатора, первые входы соответствующих элементов сравнения обьединены с одноименными информационным и входам и первого регистра, объединенные первые входы первого элемента ЗАПРЕТ и первого элемента И, обьединенные первые входы второго элемента И и первого элемента И-НЕ, первый вход второго Р-триггера являются соответственно вторыми входами программатора, второй вход первого распределителя является третьим входом программатора, первьй выход первого распределителя соединен с вторыми входами первого элемента ЗАПРЕТ и первого элемента И, второй выход подклюцен к вторым входам второго элемента И, второ. го элемента ЗАПРЕТ и второго Р-триггера, выход первого элемента И соединен с первым входом первого Р-триггера и является первым выходом программатора, выходы счет- цика соединены с вторыми входами элементов сравнения и являются вторыми выходами программатора, выход каждого элемента сравнения подключен к первому входу соответствуюгцего элемента И, вторые входы элементов И соединены с соответствующими выходами первого регистра, выходы элементов И подклюцены к соотьетствуюцим входам сумматора, выходы которого соединены с соответствующими информационными входами второго регистра и первьми входами блока сравнения, выход которого под. кгпоцен к второму входу первого Р-триггера, третий вход которого соединен с выходом второго элемента ЗАПРЕТ, тактовьй вход второго регистра иодклюцен к выходу первого Р триггера, нулевой вход второго регистра соединен с выходом цетвертого;ле43656 12 гг г 1 иг,Г мента И, выходы второго регистра подключены к соответствующим вторым входам блока сравнения и являются третьими выходами программатора, выходы второго распределителя являются четвертыми выходами программатора, третий выход первого распределителя подключен к объединенным первому входу второго элемента И-НЕ и второму входу первого элемента И-НЕ и является пятым выходом программатора, выход второго элемента И-НЕ соединен с вторыми входами третьего элемента И и счетчика и является шестью выходом программатора, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами второго распределителя, выход первого элемента ЗАПРЕТ подключен к тактовому входу первого регистра, выходы первого элемента И-НЕ и второго триггера соединены соответственно с вторыми входами четвертого элемента И и второго элемента И-НЕ.- 3656 Она адрес ячейки пптпи 00111 11, 1 01 00000000 11 000111 11 Фог, Х Составитель Н.Техрел И. Верс сТираж 558го комитета СССР ио лсква, Ж 35, 1 атискафиисское ирслир 5 тис,окиив ф 1-ф ф 1-ю-г 1 Ипержцлпе яцеоко потпу и пп ртрйОЛ109 д 7654 д 210 00011 1 0 1111 00110100 011 011010 11 1 00 00 011 111110 001111 0 00 1 1 100011 11 1101 111 00111000 Релактор М. Баил)раЗаказ 3788/53БНИИПИ Государствеи113035, МоПроизволствеиво-пол игр НадНОЧЕНОЕ СпйржцЛюгп Мако ПатПО баска пщ 1 пц чпсщццнпо кплйцнпццо3 щаЛн атГ перцпо чптцчнпцкплйцноиоо3 щалан а, о конец аяра 1 цща перебоичасто цнюп комбинации Ласка 1 щпрпо часяцчнпц когйцноиои3 щалпн агу аллюров цасщццнпо кпг бонацоо3 тпюн а ц конец ата 5 оща 5 щсрпоцаСщцЧНЮО кпбонаццо Г 1 ат звоюпна ОЫ цосяццнпц алйЗщОЛПЮ Пт Ы ЧОСщоциюц КсибцнацИаскц пщаяпно ц -ц цюдочнпонпццц3 щолун О ц конец Олра 3 опт -цщоцнпц кпибонпиоо Корректор Б Ьтга Г 1 олиисиос