Устройство для отладки программ

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) 11 151) 4 С 06 Р 11/2 КОМИТЕТОТКРЫТИЯМ ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯПРИ П(НТ СССР спользовано е прогр ия - по т гг" .13и В.А. рограмм, амм соадреса, нт ИЛИ 6,отладке п дки прогр базовог ия, элемпр ра тл У 53-411978.тельство Г 11/28 7 1 авне7 и 8, блок 9 паеса зоны памятива, блок 12 памяержки, регистр 1блок 15 памяти,ц 17 обращения угнала прерывания ССР1980 ят 4 ПР 57 ычи и к ус с еил с ОПИСАНИЕ ИЗО АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Заявка Японикл. С 06 Р 11/00,Авторское свидФ 962945, кл. С 0 УСТРОЙСТВО ДЛЯ ОТЛАДКИИзобретение относитсяьной технике, а именивам для программного ния, и может б разработке и о ЭВМ. Цель изоб быстроцействия Устройство для держит регистр схемы 4 и 5 ср элементы И вход 10 адр 11 устройст мент 13 зад го адреса тор 16, вхо выход 18 си зону входти, эле 4 базоводешифрастрайстваИзобретение относится к вычислительной технике, а именно к устройствам для программного управления,и может быть использовано при разработке и отладке программ для ЭВМ.Целью изобретения является повышение быстродействия при отладкепрограмм.На чертеже приведена структурнаясхема предлагаемого устройства,Устройство для отладки программсодержит первый 1, второй 2, третий3 регистры базового адреса, первую 4и вторую 5 схемы сравнения, элементИЛИ 6, первый 7 и второй 8 элементы Ипервый блок 9 памяти, вход 10 адреса зоны памяти,зон, адресный вход 11устройства, третий блок 12 памяти,элемент 13 задержки, четвертый регистр 14 базового адреса, второйблок 15 памяти, дешифратор 16, вход17 обращения устройства и выход 18прерывания,Устройство работает следующим образом.Предварительно в первый регистр 1заносится адрес ячейки блока 9, которая из-за ошибки в программе искажается. Регистр 14 загружается адресом, второй соответствует адресублока 15. Регистр 3 загружается адресом ячейки блока 12, в которой записанадрес зоны, в состав которой входитискажаемая ячейка. Например, известно, что в зоне А искажается ячейка С,которая в результате неверной работыразличных программ комплекса искажается. При обращении к блоку 9 навходе 17 устройства появляется сигнал обращения, а на входе 10 - адрес,зоны. Блок 12 содержит начальные адреса всех оперативных зон, располо"женных в блоке 9.Конструктивно блок 12 представляет собой блок постоянной и полупостоянной памяти, работающий толькона считывание. Занесение в него инФормации производится на каком-тоспециальном оборудовании, котороев состав предлагаемого устройстване входит.Если обращение происходит по любому адресу, несовпадающему с адресом,набранным в регистре 3, происходитсчитывание базового адреса из блока 12. Считанный адрес проходит черезоткрытый элемент (группу элементов):И 7, через элемент (группу элементов) ИЛИ 6 и поступает на вход второго регистра 2,На вход записи регистра 2 поступает сигнал обращения с входа 17 устройства, который, пройдя через элемент13, запишет в регистр 2 информацию,считанную с блока 2. Время задержкиэлемента 13 равно времени считыванияблока 12 и прохождения через элементы И 7 и ИЛИ 6. Элемент И 7 открыт,так как на выходе схемы 4 нулевойпотенциал (нет сравнения),Дешифратор 16 дешифрирует содержи"мое регистра 2 и вырабатывает сигналобращения, который поступает на входблока 15На входе 11 устройства присутствует адрес ячейки блока 9, нокоторому читается (записывается) информация. Если происходит обращениек зоне, которая интересует отладчика (адрес которой набран на регистре 3)на выходе схемы 4 появляется единичный потенциал, который блокирует прохождение информации с выхода блока 12через элемент И 7 и разрешает прохождение информации с выхода регистра14 через элемент И 8 и элемент ИЛИ 6на вход регистра 2,Дешифратор 16 вырабатывает сигналобращения к блоку 15, т.е. если известно, что в блоке 9 присутствуетзона А, в которой находится ячейка В,эта зона из блока 9 исключается ипереносится в блок 15. Все программы, которые на законном основанииобращаются к зоне А, обращаются кблоку 15. Если в каких-то программахза счет ошибок (отсутствие базирования) неверное, незапланированное об=ращение к зоне А, на входе 11 будетприсутствовать адрес ячейки В зоны А .блока 9, что является ошибкой. К адресам зоны А блока 9 вообще не долж-.но быть никаких обращений. При этомсхема 5 зафиксирует момент сравнениятекущего адреса с адресом, набраннымна регистре 1 (ячейки В зоны А),и выдает сигнал на вход 18 устройства,который будет принят как сигнал прерывания либо сигнал останова.Таким образом, сигнал прерываниявырабатывается не при каждом обращении к данной яяейке, а только привозникновении незапланированного обращения.формула и з о б р е т е н и яУстройство для отладки программ,содержащее три регистра базового адреса, две схемы сравнения, два эле1471195 Составитель И. СафроноваТехред Л.Олийнык Корректор,Л. Пилипенко Редактор А. Шандор Заказ 1609/50 Тираж 667 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 мента И, элемент ИЛИ, причем первый информационный вход первой схемы сравнения подключен к входу адреса зоны устройства, выход первой схемы сравнения соединен с управляюплм входом первого элемента И, первый и второй информационные входы второй схемы сравнения подключены соответственно к адресному входу устройства и выходу первого регистра базового адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия при отладке программ, устройство содержит три блока памяти, дешифратор, четвертый регистр базового адреса, причем адресные входы первого и второго блоков памяти подключены к адресному входу устройства, первый выход дешифратора соединен с входом обращения первого блока памяти и входом разрешения второй . схемы сравнения, второй выход и вход дешифратора соединены соответственно с входом обращения второго блока .памяти и выходом второго регистра базового адреса, вход записи и информационный вход которого соединены соответственно с выходом элемента задержки и выходом элемента ИЛИ, выходтретьего блока памяти соединен синформационным входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй входкоторого подключен к выходу второго 10 элемента И, управляющий и информационный входы которого соединены соответственно с выходом первой схемысравнения и выходом первого регистрабазового адреса, второй информацион ный вход первой схемы сравнения подключей к выходу третьего регистрабазового адреса,.адресный вход третьего блока памяти подключен к входуадреса зоны устройства, вход обраще сия устройства подключен к входуобращения третьего блока памяти ивходу элемента задержки, выходы первого и второго блоков памяти являются первым и вторым информационными выхода ми устройства, выход второй схемысравнения является выходом прерывания устройства.