Устройство для вычисления модуля и аргумента вектора

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН Ю 4 С 06 Г 7 548 ТЕНИЯ ЕЛЬСТ Ф ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ И К АВТОРСКОМ,/ СВИД(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ И АРГУМЕНТА ВЕКТОРА (57) Изобретение может быть применено для вычисления модуля и аргумента выхода в специализированных вычислителях для нахождения амплитудных и фазовых составу ЯО 140306 ляющих сигнала в процессорах цифровой обработки сигнала. Целью изобретения является повышение точности вычислений. Устройство содержит вход 1 первого и вход 2 второго аргументов, тактовый вход 3, первый 4 и второй 5 регистры, первый 6 и второй 7 преобразователи дополнительного кода в прямой, блок 8 сравнения, коммутатор 9, приоритетный шифратор 10, первый 1 и второй2 сдвигатели, первый 13 и второй4 логарифмические преобразователи, вычитатель 15, косинусный преобразователь 16, арктангенсный преобразователь7, умно- житель 8, блок 19 памяти смещения угла, сумматор-вычитатель 20, выход 21 модуля вектора, выход, 22 аргумента вектора. 1 илсов агсд 2Изобретение относится к вычислительной технике и может быть использовано в специализированных преобразователях.Цель изобретения - повышение точности вычислений.На чертеже представлена функциональная схема устройства.Устройство содержит вход 1 первого аргумента, вход 2 второго аргумента, тактовый вход 3, первый 4 и второй 5 регистры, первый й второй 7 преобразователи дополнительного кода в прямой, блок 8 сравнения, коммутатор 9, приоритетный шифраторО, первый 11 и второй 12 сдвигатели, первый 13 и второй )4 логарифмические преобразователи, вычитатель 15, косинусный преобразователь 16, арктангенсный преобразователь 17, умно- житель 18, блок 19 памяти смещения угла, нумматор-вычитатель 20, выход 21 модуля вектора и выход 22 аргумента вектора.Устройство работает следующим образом.Устройство оолволяет вынисл яти одно. Ьременцо функции г= ул -ру, й,=несйтт/.т Ь диапазоне 0 в 3.Работа устройства описывается следуто 1 цим математическим отношениемх= иг ах,1 х 1, 1 у 1,;у=ши 11 х 1, 1 у 11;а =аи 1 осу,т 1а=х 2;О=у 2а=-1 од та;6=од 6;а=а - 6; г=а л; 71:= сз геР 27 л х)О, у)0, 1 у 1(,х 90 - 717 х)0, у)0, 1 у 1) х 1 90+ у) (О, у)0, 1 у)1,1 ху - 180 - 71; х(0, у)0, 1 у 1( х 1 180+7)л л(0, у(0, 1 у 1( х 1 270 - с 1 л л(0, у(0, 1 у 1) х 1 270+л. х)0, у(0, 1 у 1 -х 1360 - л х)О, у(0, 1 у 1(1 х 1Опе 1)анды входных чисел х и у, представленные в виде двоичного параллельного дополнительного кода (и разрядов мантиссы иразряд знаковый) с фиксированной запятой, поступают соответственно на входы 1 первого и второго 2 аргументов устройства и заносятся в первый 4 и второй 5 регистры соответственно по сигналу с тактового входа 3, с выходов первого 4 и второго 5 регистров мантиссы чисел х и у поступают на информационные входы соответственно первого 6 и второго 7 преобразователей дополнительного кода в прямой, управляют работой которых знаковые разряды регистров 4 и 5. С выходов первого 6 и второго 7 преобразователей дополнительного кода в прямой операнды чисел поступают на входы блока 8 сравнения и информационные входы 5 10 15 20 25 30 35 40 45 50 55 коммутатора 9, Блок 8 сравнения определяет какое из чисел болыпе, и своим выходным сигналом управляет работой коммутатора 9. Коммутатор 9 построен так, что на его первом выходе появляется операнд, соответствующий большему числу х), а на втором выходе операнд, соответствующий меньшему числу у). С первого и второго выходов коммутатора 9 операнды чисел х и у поступают на информационные входи первого 11 и второго 12 сдвигателей соответственно. Одновременно т старших разрядов числа х поступают на вход приоритетного шифратора 1 О, на выходе которого образуется двоичный параллельный код номера старшего значащего разряда числа хь который управляет величиной сдвига первого 11 и второго 12 сдвигателей. С выходов первого 10 и второго 11 сдвигателей К-разрядные операндь чисел а и 17 поступают на входы соответственно первого 13 и второго 14 логарифмических преобразователей, с выходов которых операнды чисел а и б поступают соответственно на входы уменьшаемого и вычитаемого вычитателя 15.Количество ги старших разрядов числапоступающих на вход приоритетного п 7 ифратора 10, выбираются из соотношения т=и - К.Приоритетный шифратор 10 совместно с первым двигателем 11 производит сдвиг так, чтооы на выходе первого сдвигателя 11 старшая значащая цифра числа а находилась в старшем разряде.С выхода вычитателя 15 операнд числа с поступает на входы косинусного 16 и арктангенсного 17 преобразователей, которые производят преобразование информации в соответствии с функциональными зависимостямиа= ---- . - .:,; 17=агс 1 д 2сов агсо 2соответственно. Операнд а с выхода косинусного преобразователя 16 поступает на вход второго сомножителя умножителя 18, на вход первого сомножителя которого поступает операнд числа х с выхода коммутатора 9. С оыкодн умиожителя 18 ретулнтвт нынис.кения функиии я= уке-ру ноступвет на выход 21 модуля вектора устройства.С выходов знаков первого 1 и второго 2регистров знаковые разряды чисел поступают соответственно на первый и второй входы блока 19 памяти смегцения угла, на третий адресный вход которого поступает сигнал с выхода блока 8 сравнения. С выхода арктангепсного преобразователя 17 операнд числа ф поступает на вход первого операнда сумматора-вычитателя 20, на входы второго операнда и выбора операции которого поступает информация с первого и второго выходов блока 19. С выхода сумматоравычитателя 20 результат вычисления функции с 1;=агс 1 ду/х поступает на выход 22 аргумента вектора устройства.1403063 Составитель С. К 1 ликовРедактор Л. Огар Техред И. Верее Корректор О КравцоваЗаказ 2861/40 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССР по делан изобретений и открытий13035, Москва, Ж - 35, Раинская наб., д. 4:5Производственно-полиграфицеское предприятие. г. Ужгород, ул. 11 росктнан, 4 Формула изобретенияУстройство для вычисления модуля и аргумента вектора, содержащее коммутатор, первый сдвигатель, умножитель, вычитатель и блок памяти смещения угла, причем выход большего числа коммутатора соединен с входом первого сомножителя умножителя, отличающееся тем, что, с целью повышения точности вычисления, в него дополнительно введены первый и второй регистры, первый и второй преобразователи дополнительного кода в прямой, блок сравнения, приоритетный шифратор, второй сдвигатель, первый и второй логарифмические преобразователи. арктангенсный преобразователь, косицусцый преобразователь и сумматор-вычитатель, причем входы первого и второго значений операндов устройства соединены с информационными входами соответственно первого и второго регистров, синхронизирующие входы которых соединены с тактовым входом устройства, выходы разрядов, кроме старших, первого и второго регистров соединены с информационными входами соответственно первого и второго преобразователей дополнительного кода в прямой, управляюп 1 ие входы которых соединены с выходами старших разрядов соответственно первого и второго регистров, выходы первого и второго преобразователей дополнительного кода в прямой соединены соответственно с первым и вторым информационными входами коммутатора и с первым и вторым входами блока сравнения, выход которого соединен с управляющим входом коммутатора, первый выход которого соединен с информационным вхо 1 ом первого сдвигателя ц входом приоритетного шифратора, второй выход коммутатора соединен с информационным входом второго сдвигателя, входы управления величиной сдвига первого и второго сдвигателей соединен с выходом приоритетного шифратора, выходы первого и второго сдвигателей соединены с входами аргументов соответственно первого и второго гогарифмическо о преобразователей, выходы которых соединены с входами соответственно уменышаемого и вычитаемого вычитателя, выход которого 5 соединен с входамц аргументов арктангенсного и косинусного преобразователей, выход косинусного преобразователя соединен с входом второго сомножителя умножителя, выход которого является выходом модуля вектора устройства, выход арктангенсного преобразователя соединен с входом первого операнда сумматора-вычитателя, выход которого является выходом аргумента вектора устройства, вход второго операнда и вход выборки операции сумматора-вычитатсля 25 соединены соответственно с первым и вторым выходами блока памяти смещения угла, выходы старших разрядов первого ц второго регистров и выход блока сравнения соединены с входами разрядов первой, второй и третьей групп адресного входа блока памяти.