Устройство для программируемой задержки информации

,1394213 р 4 606 Р 1 ИЕ ИЗ ОП ЕНИ влио с С ае ос" по задеи (СК у,1 ил ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСНОМУ Сви(56) Электроника, 1982, В 13, с. 67.Автооское свидетельство СССР 9 1193653, кл. С 06 Р 1/04, 1983. (54) УСТРОЙСТВО ДЛЯ ПРОГРАММИРУЕМОЙ ЗАДЕРЖКИ ИНФОРМАЦИИ(57) Изобретение относится к вычислительной технике и может быть использовано в качестве цифровой задержки для медленно изменяющейся информации. Цель изобретения - упрощение устройства за счет уменьшения емкости блока памяти. Устройство содержит счетчик 2, формирующий циклически повторяющуюся последовательность значений адреса блока 7 памяти К, К"1, , 1, триггер 5, выделяющий в работе устройства циклы по К тактов, регистры 1 и 4, принимающие соответственно (С К + з.)-е и (С К + + 1)-е входные информационные слова (3. 1, К, С = О, 1, 2 ), вычитатель 3, определяющий их разность, . блок 6, контролирующий входную информацию (на превышение ее изменения веиличины 2 - 1, где и ( 1) путем анализа старших разрядов разности, Блок 7 памяти под действием повторяющихся каждые К тактов значений адреса и сменяющихся в каждом такте режимов чтения и записи задерживает младшие разряды разности на К тактов, передавая их в регистр 9, из регистра 4 (С К + 1)"е информационное слово поии К тактов переписывается Сумматор 10 восстан)-е информационное жанным на К тактов ра 1)-му информационномуИзобретение относится к вычислительной технике и может быть исполь" зовано в качестве цифровой задержки для медленно изменяющейся информации. 5Цель изобретения - упрощение устройства за счет уменьшения емкости блока памяти.На чертеже изображена структурная схема устройства для программируемой 10 задержки информации.Устройство содержит входной регистр 1, счетчик 2 адреса, вычита" тель 3, первый буферный регистр 4, триггер 5, блок 6 контроля, блок 7 памяти, второй буферный регистр 8, выходной регистр 9, сумматор 10, синхровход 11 устройства, информационный вход 12 устройства, вход 13 кода задержки устройства, вход 14 начальной 0 установки устройства, выход Ошибка устройства 15, информационный выход 16 устройства.Устройство работает следующим образом.25В начальный момент времени на входы 13 и 14 устройства поступают соответственно код задержки К и сопровождающий его сигнал приема П, по которому осуществляется прием кода К в счетчик 2 адреса, На счетный вход счетчика 2 поступают синхросигналы СИ с синхровхода 11 устройства, Под действием этих сигналов, отмеряющих задним фронтом такты работы устройства, 35 счетчик 2 Формирует циклически повторяющуюся последовательность значений К, К.1. Синхросигналы с синхровхода 11 устройства поступают также на синхровходы входного 1 и выход ного 9 регистров, вход запись/чтение блока 7 и вход установки триггера 5. В конце каждой последовательностизначений, а также по сигналу приема П на выходе заема счетчика 2 вырабатывается короткий импульс, который поступает на вход сброса триггера 5, устанавливая его в нулевое состояние, По истечении полутакта триггер 5 возвращается в единичное состояние под действием синхросигнала СИ, поступа" ющего на его установочный вход (вход сброса и установочный вход триггера 5 являются инверсными, т.е, обнуление и установка в "1" обеспечиваются нулевым уровнем), Таким образом, триггер 5 выделяет в работе устройства циклы по К тактов. На информационный вход 12 устройства поступают медленно изменяющиеся1-разрядные числа (слова), Изменениеслов за К тактов работы устройствалне превышает величины 2 -1, причеми1. Пс синхросигналам СИ информационные слова принймаются во входнойрегистр 1, а каждое (СК+1-е информационное слово (С = О, 1, 2, ) записывается в регистр 4 по переднемуфронту сигнала Б, поступающего с выхода триггера 5 на синхровход регистра 4, Сигнал Б поступает также насинхровход регистра 8, обеспечиваязапись в него (через информационныйвход) информационного слова с выходарегистра 4 в момент приема в негоследующего слова. Такая перезаписьинформационных слов происходит каждыеК тактов,Информационное слово а, с вы"хода регистра 4 поступает также навичитающий вход вычитателя 3, на другой вход которого подается информационное слово а,= 1, К с выхода регистра 1. Вычитатель 3 определяет разность р поступивших на еговходы чисел (в дополнительном коде),р = а ," а, Поскольку изменениевходной информации за К тактов неьпревышает величины 2 - 1, то разностьна выходе вычитателя 3 содержит и Гмладших значащих разрядов, а старшиеразряды, начиная с (п + 1), принима"ют нулевые значения, если разностьположительная или ноль, и единичныезначения - для отрицательной разнос"ти. Старшие разряды поступают с первого выхода вычитателя 3 на вход бло"ка 6 контроля, который анализируетих значения на равенство всех нулюили равенство всех единиц и при повы"шении хотя бы одного из этих условийвырабатывает сигнал ошибки входнойинформации, поступающей на выход 15устройства. Младшие разряды разности снимаются с второго выхода вычитателя 3 и поступаютна информационный вход блока 7. На адресный вход блока 7 поступает циклически повторяющаяся последовательность значений, К, К, 1 с выхода счетчика 2 адреса. Эта последовательность адресов обеспечива" ет обращение к каждбй из К ячеек памяти блока 7 с интервалом в К тактов. Причем при каждом обращении к ячейке13942памяти в одном полутакте происходит считывание информации, записанной К тактов тому назад, а в следующем по.- лутакте - запись очередных младших разрядов разности, Таким образом, организуется задержка младших разрядов р аз но сти на К т актов. Чер едов ание в каждом такте режимов записи и чтения достигается путем подачи на 10 вход запись/чтение блока 7 синхросигналов СИ типа "меандр", По этим же сигналам происходит прием в выходной регистр 9 считываемой из блока 7 информации. С выхода регистра 9 младшие 15 разряды разности поступают на вход сумматора 1 О, на его (и + 1)-е младшие разряды, старшие разряды этого входа объединены между собой и подключены к (и + )-му разряду разнос" 20 ти. На другой вход сумматора 10 поступает информационное слово с выхода.регистра 8, Сумматор 1 О воссстанавливает информационное слово а, .а+ р и подает его на выход 16 25 устройства.По сравнению с известным, предлагаемое устройство задерживает информационные слова а . на К тактов,ск 1используя (и + 1)-разрядный блок па мяти вместо 1-разрядного, что с учетом условия и1 обеспечивает уменьшение емкости блока памяти.Блок б контроля может быть выполнен из двухвходового элемента ИЛИ и (1 - и)-разрядных элементов И и ИЛИ-НЕ, причем входы элементов И и ИЛИ-НЕ подключены к старшим разрядам разности соответственно, начиная с и + 1-го разряда, а выходы этих элементов соединены с входами элемента ИЛИ, выход которого является выходом блока контроля. Элемент И идентифицирует единичные значения всех старших раэрядов разности принимая при этом 45 также единичное значение, элемент ИЛИ-НЕ идентифицирует нулевые значения всех старших разрядов разности, принимая при этом единичное значение, Элемент ИЛИ объединяет эти значения, принимая на выходе единичное значение при всех нулевых или всех единичных значениях старших разрядов разности и нулевое значение в противном случае,134соответствующее ошибке во входной информации,Формула изобретени яУстройство для программируемой задержки информации, содержащее счетчикадреса, входной и выходной регистрыи блок памяти, причем информационныйвход и вход приема информации счетчика адреса являются соответственно входом кода задержки устройства и входомначальной установки устройства, выходсчетчика адреса соединен с адреснымвходом блока памяти, выход которогосоединен с информационным входом выходного регистра, синхровход которогои синхровход входного регистра устройства являются синхровходом устройства,информационный вход входного регистраявляется информационным входом устройства, о т л и ч а ю щ е е с я тем,что, с целью упрощения устройства засчет уменьшения емкости блока памяти,в него введены вычитатель, триггер,блок контроля, сумматор, первый ивторой буферные регистры, причем счетный вход счетчика адреса, вход запись//чтение блока памяти, синхровход .входного регистра и установочныйвход триггера подключены к синхровходу устройства, вход сброса триггерасоединен с выходом заема счетчикаадреса, выход триггера соединен ссинхровходами первого и второго буферных регистров, информационный входпервого буферного регистра соединенс информационным входом второго буферного регистра и вычитающим входомвычитателя, информационный вход которого соединен с выходом входного регистра, первый выход вычитателя соединен с выходом входного регистра,первый выход вычитателя соединен свходом блока контроля, выход которого является выходом "Ошибка устройства, второй выход вычитателя соединен с информационным входом блока памяти, выход выходного регистра соединен с первым входом сумматора, второй вход которого соединен с выходомвторого буферного регистра, выходсумматора является информационным выходом устройства,