Программируемое постоянное запоминающее устройство

(56) Микросхема бКМикросхема 6 КО Яоцев, В. Перепелкин 348.422 ТУ, 1977 48,322 ТУ, 1978 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) ПРОГРАММИРУЕМОЕ ПОСТОЯ ННОЕ ЗАПОМИ НАЮШЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании программируемых постоянных запоминающих устройств. Целью изобретения является повышение достоверности контроля устройства до его программирования. Для достижения этой цели в состав каждого из адресных формирователейустройства вводятся пороговый элемент 11 и элемент ИЛИ-НЕ 10. При подаче на один из адресных входов 7 напряжения выше порогового на первом и втором выходах адресного формирователя 1 устанавливаются низкие уровни. При этом ни один из выходов дешифраторов строк 2 или столбцов 3 не будет выбранным, если устройство не имеет дефектов. На выходе устройства в этом случае будет единичный уровень. В случае дефектов, например обрыва на входе дешифратора, соответствующий выход дешифратора будет выбранным, и на выходе устройства установится нулевой уровень, 2 ил.5 10 15 50 Изобретение относится к вычислительнойтехнике и может быть использовано припроектировании программируемых постоянных запоминающих устройств (ППЗУ),Цель изобретения -- повышение достоверности контроля устройства до его программирования.На фиг. 1 приведена схема устройства;на фиг. 2 - схема порогового элемента.Устройство содержит адресные, формирователи 1, дешифраторы строк 2 и столбцов 3, матрицу 4 элементов памяти с плавкими перемычками, ключевые элементы 5 и , усилитель 6 считывания. Кроме того, устройство имеет адресные входы 7 и информационный выход 8.Адресный формирователь состоит из элемента НЕ 9, элемента ИЛИ-НЕ 10 и порогового элемента 11.Пороговый элемент 11 (фиг. 2) состоитиз делителя напряжения на резисторах 12 и 13 и стабилитрона 14. Порог срабатывания порогового элемента (О р) определяется напряжением пробоя Ьр) стабилитрона 14 и коэффициентом деления делителя на резисторах 12 и 13: ЦпоР= живых (В 2+К 3) /Я 3+ ЬР где св- напряжение логической единицына выходе порогового элемента; Р 12, Р 13 - значения сопротивлений резисторов 12 и 13.Устройство работает следующим образом.При подаче на адресные входы 7 ППЗУ сигналов, уровни которых соответствуют стандартным уровням сигналов (ниже (/и,), ППЗУ работает как обычное постоянное запоминающее устройство,При подаче на адресные входы 7 какого-либо адресного формирователя напряжений выше Опор на первом и втором выходах этого формирователя устанавливаются уровни логического нуля. Наличие уровней логического нуля на одной паре входов дешифраторов 2 и 3 приводит к тому, что ни один из выходов дешифраторов не выбирается, если дешифраторы не имеют дефектов,Поочередно подавая на каждый вход адресных формирователей напряжение, превышающее порог срабатывания порогового элемента 11, и осуществляя перебор входных сигналов на остальных адресных входах, в случае исправного устройства ток через элемент памяти отсутствует. При этом на выходе усилителя 6 считывания устанавливается уровень логической единицы. 20 25 30 35 40 45 В случае дефектов, например обрыв на входе дешифратора 2, через элемент памяти, который еще не запрограммирован, протекает ток, который приводит к появлению на выходе усилителя 6 считывания уровня логического нуля, свидетельствуя о том, что устройство имеет дефекты.Устройство дефектно и при наличии сопротивлений утечки с шины питания на строчную или столбцовую шину, поскольку в этом случае через элементы памяти протекает ток, вызывающий появление нулевого уровня на выходе усилителя 6 считывания.При использовании предлагаемого устройства по сравнению с известным повышается достоверность контроля незапрограммированных ППЗУ. Кроме того, отпадает необходимость в использовании дополнительных строки и столбца в матрице элементов памяти. Формула изобретенияПрограммируемое постоянное запоминающее устройство, содержащее матрицу элементов памяти, дешифраторы строк и столбцов, первую и вторую группы адресных формирователей, ключевые элементы и усилитель считывания, причем входы элементов памяти каждой строки матрицы соединены с выходами дешифратора строк, входы которого соединены с первым и вторым выходами каждого адресного формирователя первой группы, выходы элементов памяти каждого столбца матрицы соединены с входом соответствующего ключевого элемента, выходы которых соединены с входом усилителя считывания, выход которого является информационным выходом устройства, управляющие входы ключевых элементов соединены с выходами дешифратора столбцов, входы которого соединены с первыми и вторыми выходами каждого адресного формирователя второй группы, входы адресных формирователей первой и второй групп являются адресными входами устройства, каждый адресный формирователь содержит элемент НЕ, вход которого является входом, а выход - первым выходом адресного формирователя, отличающееся тем, что, с целью повышения достоверности контроля устройства до программирования, каждый адресный формирователь содержит пороговый элемент, вход которого соединен с входом элемента НЕ, и элемент ИЛИ-НЕ, первый и второй входы которого соединены соответственно с выходами элемента НЕ и порогового элемента, а выход является вторым выходом адресного формирователя.1383442 8 1Фиг,2Составитель А. Дерюгин Редактор И. Дербак Техред И. Верес Корректор О. Кравцова Заказ 919/52 Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4