Универсальный сдвиговый регистр

союз советснихсоциАлистичеснихРЕСПУБЛИК авБЦои А 1 4 С 11 00 3 Яд.", , .6т;,.8)интегралБ,В. Тарс, 148,ельство СССРС 19/00 1985 ьным микабрина. д иг.1 осудА ственный комитет сссРО делАм изОБРетений и ОтнРытии ПИСАНИЕ) УНИВЕРСАЛЬНЫЙ СДВИГОВЬЙ РЕГИСТР ) Изобретение относится к импульсн технике и может быть использовано в вычислительной технике и автоматике, Цель изобретения - повышение надежности регистра. Для этого в ячейку памяти 1-5 каждого разряда регистра введен элемент ИЛИ с соответствующими связями. В режиме сдвига информации элементы ИЛИ вырабатывают импульсы, запрещающие переключение ячеек памяти 1-5 по счетному вхоу 24-27. В результате устраняется необходимость подачи на эти входы внешних сигналов запрещения переключения. 3 ил.113396Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и в автоматике.5Цель изобретения - повышение надежности регистра.На фиг.представлен универсальный сдвиговый регистр с входами сдвига, последовательного и параллельного 10 занесения цифрового кода и занесения количества импульсов; на фиг. 2 ячейка памяти регистра; на фиг. 3 временная диаграмма формирования сигнала на импульсном выходе ЯС ячейки памяти.Предлагаемый сдвиговый регистр содержит ячейки 1-5 памяти в каждой иэ которых имеется К - вход сброса; Т - счетный вход с динамическим запуском; В - вход запрещения переключения по счетному входу Т; П и 02 первый и второй информационные вхоцы; С и С 2 - первый и второй тактовые динамические входы; вход 6 сброса, 2 Б вход 7 сдвига, информационный вход 8 при последовательном занесении информации, информационный вход 9 параллельного кода, входы 1 Оч разрядов информационного входа 9, вход 15 за- ЗО несения параллельного кода, счетный вход 16 регистра, вход 17 запрещения счета регистра, параллельный выход 18 регистра, отдельные выходы 19-23 разрядов параллельного выхода 18, импульсные выходы 2 чтриггеров 1-4.Исходное состояние устройства все ячейки памяти находятся в состоянии "0", на выходах 18-23 имеются сигналы "0", 4 ОИнформация в сдвиговый регистр может быть занесена тремя различными способами: по входу 8 - последовательный информационный код, по входу 9 параллельный цифровой код и по вхо ду 16 - количество импульсов (так же как заносится информация в двоичный счетчик);Занесение последовательного цифрового кода по входу 8 производится, 50 начиная со старшего разряда. Сигнал"0" или "1", соответствующий старшему разряду цифрового кода, подается на вход 8, затем на вход сдвига 7 подается импульс сдвига, который заносит упомянутый сигнал в ячейку 1. После этого на вход 8 подается сигнал следующего разряда, а второй импульс сдвига на входе 7 осуществляет 572одновременную перезапись сигналов иэ ячейки 1 в ячейку 2 и со входа 8 в триггер 1. Аналогичным образом заносятся остальные разряды последовательного цифрового кода.При занесении информации по входу 9 на него подается цифровой код (на входы 1 Оподаются соответствующие сигналы "0" и "1"), затем на вход 15 подается импульс, заносящий цифровой код со входа 9 в ячейки 1-5,При занесении информации по входу 16 сдвиговый регистр работает как двоичный счетчик, Первый импульс, поданный на вход 16, переключает ячейку 1 в состояние "1". Второй поданный на вход 16 импульс, переключает ячейку 1 в состояние "0", на инверсном выходе ячейки 1 формируется фронт импульса, который переключает ячейку 2 в состояние "1". Следующие, подаваемые на вход 16 импульсы, аналогичным образом переключают разряды сдвигового регистра.Сдвиг вправо занесенной в регистр информации производится подачей импульсов на вход 7 сдвига, При этом происходит одновременный перенос информации из каждого -го разряда в 1+1-й разряд.При сдвиге информации в сдвиговом регистре ячейки памяти переключаются, при этом на счетные входы Т триггеров могут поступать фронты импульсов.Триггеры при этом не переключаются, так как одновременно с таким фронтом на вход В этого триггера с импульсного выхода ячейки предыдущего разряда (например, с выхода 25 ячейки 2) на вход запрещения В данной ячейки (ячейки 3) поступает импульс, запрещающий переключение ячейки по счетному входу. Именно поэтому переключения ячеек 1-5 при сдвиге или при параллельном занесении информации не оказывают воздействия на счетные входы Т триггеров.Рассмотренный сдвиговый регистр является универсальным, так как он имеет три режима занесения информации: последовательное занесение цифрового кода по входу 8; параллельное занесение цифрового кода по входу 9; занесение количества импульсов по входу 16.Сброс регистра осуществляется по входу 6, причем во время действияимпульса сброса не имеет значения, какие сигналы имеются на динамических входах С и Т ячеек памяти.На фиг, 2 представлена структурная схема одной ячейки памяти в схеме сдвигающего регистра, которая содержит КС-триггер 28 с расширением по входам К и Я, импульсные ключи 29- 31 с прекращением коммутацииимпульса при изменении сигнала управления во время коммутации, имеющие вход Ч управления, парафазный Ч,Ч или не парафазный Ч, вход С коммутации импульсов, подача импульса на этот вход при Ч=О приводит к его коммутации на первый выход (расположен вверху), а при Ч=1 - на второй выход (расположен внизу), вход В запрещения коммутации, при подаче сигнала "1" на который коммутация запрещается и прекращается, элементы ИЛИ 32- 35; элементы И 36 и 37, элементы ИЛИ-НЕ 38 и 39, соответственно входы 40-41 установки Я и сброса К триггера, динамический счетный вход Т 42, вход 43 запрещения В переключения ячейки по счетному входу Т; первый информационный вход Р 1 44; первый динамический тактируемый вход С 1 45, второй информационный вход Р 2 46, второй динамический тактируемый вход С 2 4, прямой 48 и инверсный 49 выходы ячейки, дополнительный выход 50 ячейки.Ячейка памяти является одновременНо триггером со счетным входом Т и Р-триггером с двумя парами Р и С (входы Р 1, С 1 и Р 2, С 2), причем входы Т, С 1 и С 2 являются динамическими.Исходное состояние ячейки. Триггер 28 находится в состоянии "0", на выходах 48 и 50 имеются сигналы "0", на выходе 49 - сигнал "1". На входах 40, 41 и 43 имеются сигналы "0", на других входах могут быть любые сигналы.Рассмотрим работу ячейки при йодаче импульсов на счетный вход 42 Т. Первый поданный на вход Т импульс коммутируется на первый выход (расположен вверху) ключа 29, поступает на вход Я триггера 28 и переключает его в состояние "1". На выходах 48 и 49 ячейки и, следовательно, на входах Ч,Ч ключа 29 происходит изменение сигнала управления со значений соответственно "0" и "1" на значения соответственно "1 и "0", при этом ком 5 1 О 15 20 25 30 35 40 45 50 55 мутация первого импульса прекращается. Второй поданный на вход Т импульскоммутируется на второй выход (расположен внизу) ключа 29, поступает навход К триггера 28 и переключает егов состояние "0", при этом изменяютсясигналы на входах Ч,Ч ключа 29, врезультате чего коммутация второгоимпульса через ключ 29 прекращается.Таким образом, на выходах ключа 29импульсы действуют только в течениевремени переключения триггера 28 ипереходного процесса в ключе 29. Подача сигнала "1" на вход В 43 приводит к запрещению коммутации импульсов через ключ 29, при этом подача импульсов на счетный вход Т не оказывает влияния на триггер 28, счетный вход Т фактически отключа".тся . Работа ячейки как. Р-триггера. Если на входе Р 1 44 имеется сигнал "1", то поданный на вход С 1 45 импульс коммутируется на второй выход ключа 30 (расположен внизу), поступает на вход Я триггера 28 и переключает его в состояние "1", при этом коммутация импульса через ключ 30 прекращается. Если на входе Р 1 44 имеется сигнал "0", то поданный на вход С 1 45 импульс коммутируется на первый вЫход ключа 30, поступает на вход К триггера 28 и переключает его в состояние 0. При этом на импульсном выходе (С 50 формируется импульс 51, кото- рый подается на вход С 1 15 триггера и поступает на входе С 1 всех ячеек, Фронт этого импульса задерживается ключом 36 на время 2 б, гдето - время задержки одного логического элемента. Таким образом, фронт импульса 52 задержан на время 2относительно фронта импульса 51, Импульс 52 поступает на вход К триггера 28 и переключает его в состояние "0". Одновременно этот импульс поступает на элемент ИЛИ 35 и на импульсный выход ЯС 50. Сначала формируется срез импульса 53 на прямом выходе триггера 28 и фронт импульса 54 на импульсном выходе ЦС 50, задержанные относительно фронта импульса 52 на время. Затем формируется фронт импульса 55 на инверсном выходе триггера 28, задержанный на время ь относительно фронта импульса 54. Сначала на вход В триггера следую 1339 б 57щего разряда с импульсного выхода ячейки данного разряда поступает импульс 54, а затем с задержкойна счетныйвыход Т триггера слецующего разряда с инверсного выхода. данного разряда поступает импульс 5 б,Ячейка следующего разряда не может переключиться по импульсу 55, так как на его входВ поступает импульс 54.На фиг. 3 показан также процесс формирования среза импульсов 52 и 54. Импульс 53 поступает на элемент ИЛИНЕ 38 или 39, на выходе которого формируется импульс 56, задержанный на времяотносительно импульса 53. Импульс 5 б проходит через элене тт ИЛИ 33 ктги 34 и поступает на выход 8 ключа 30 или 31 - импульс 57, С задержкой относительно фронта импульса 57 начинается прекращение коммутации импульса через ключи 30 ипи 31 - срез импульса 52, а еще через время ь формируется срез импульса 54.Формула изобретен ияУниверсальный сцвиговый регистр, содержащий в каждом разряде ячейку памяти, состоящую из БС-триггера, трех импульсных ключей, трех элементов ИЛИ, двух элементов ИЛИ-НЕ, двух элементов И, первые входы которых соединены с первым входом первого им - пульсного ключа, прямым вь 1 ходог 1 КС- триггера И являются прямым вьгходом ячейки памяти, вторые входы первьгх элементов И и ИГЫ-НЕ соединены с входом управления второго импульсного ключа и являются первым информационным входом ячейки памяти, вторые входы вторых элементов И и ИЛИ-НЕ соединены с входом управления третьего импульсного ключа и являются вторым информационным входом ячейки па. - мяти, тактовые вхоцы второго и третьего импульсных ключей являются первым и вторым тактовыми входами ячейки памяти соответственно, выходы первых элементов И и И 1 Я-НЕ соединены соответственно с первым и вторым входами второго элемента ИЛИ, а выходы вторых элементов И и ИЛИ-НЕ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, вьгходы элементов ИЛИ соединены с соответствующими входами запрещения коммутации импульсных ключей, первый вход первого элемента ИЛИ является входом запрещения переключения по счетному входу ячейки памяти, тактовый вход первого Б 10 15 20 25 30 35 40 50 55 импульсного ключа является счетнымвходом ячейки памяти, а второй управляющий вход соединен с инверсным выходом КБ-триггера и является инверсным выходом ячейки памяти, первый выход первого импульсного ключа и вторые выходы второГо и третьего импульсных ключей соединены с первыми,вторыми и третьим Б-входами соответственно КБ-триггера, а второй выходпервого импульсного ключа и первыевыходы второго и третьего импульсныхключей соединены с первым, вторым итретьим К-входами соответственноКБ-триггера, второй вход первого элемента ИЛИ и третьи входы второго итретьего элементов ИЛИ соединеныс четвертым К-входом КБ-триггера иявляются входом сброса ячейки памяти,первые тактовые входы ячеек памятикаждого разряда объединены и являютсявходом записи параллельного кода регистра, вторые тактовые входы объединены и являются входом сдвига регистра, входы сброса ячеек памяти объединены и являются входом сброса регистра, первые информационные входы всехячеек памяти являются информационнымвходом параллельного кода регистра,второй информационный вход ячейкипамяти первого разряда является информационным входом регистра, а вторые информационные входы ячеек памятипоследующих разрядов соединены с прямыми выходами ячеек памяти предыдущихразрядов, которые являются параллельным выходом регистра, счетныйвход ячейки памяти первого разрядаявляется счетным входом регистра, асчетные входы ячеек памяти последующих разрядов соединены с инверснымивыходами ячеек памяти предыдущих разрядов, о т л и ч а ю щ и й с я тем,что, с.целью повышения надежности регистра, в ячейку памяти каждого разряда дополнительно введен четвертыйэлемент ИЛИ, входы которого соединеныс первыми выходами второго и третьегоимпульсных ключей, а выход являетсяимпульсным вьгходом ячейки памяти, импульсный выход ячейки памяти каждогоразряда, кроме последнего, соединенс входом запрещения переключения посчетному входу ячейки памяти последующего разряда, а вход запрещенияпереключения по счетному вхОду ячейкипамяти первого разряда является входом запрещения счета регистра.1339 Ь 57 03 иг. 2 ИЛИ-Й Составитель С. Королевдактор Н, Лазаренко Техред М.Дидик Корректо ож каз 4232/ наб., д. Производственно-полиграфическое предприятие, гжгород, у . рч л. П оектная 4У 8 йхад Юючаь Тираж 589 НИИПИ Государственного комит по делам изобретений и отк 13035, Москва, Ж, Раушска