Устройство для обнаружения ошибок цифрового сигнала в контролируемых кодах

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9053 1) 4 Н 03 М 13/О ПИС ОБРЕТЕНИЯ уменьшенияала. Устр"воа 1-4, эл-ть О Ю ОСУДАРСТВЕНКЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СВИДЕТЕПЬСТ(54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ЦИФРОВОГО СИГНАЛА В КОНТРОЛИРУЕМЫХ КОДАХ(57) Изобретение относится к техникесвязи, Цель изобретения - повышение помехозащищенности путемчастоты хронируемого сигисодержит четыре Р-триггерсовпадения 5,6,12 и 13, дешифратор7 единиц, дешифратор 8 нулей, запоминающич блок 9, Т-триггеры 1 О и 1формирователь 14 сигналов ошибок,Работа устр-ва основана на контроленарушения чередования последовательностей единичных и нулевых импульсомакс. последовательности. В кодеСМ 1 , длина последовательности едийиц и нулей равна трем полутактам.2 ил.Изобретение относится к техникесвязи и может быть использовано дляобнаружения ошибок цифрового сигналав контролируемых кодах.Цель,изобретения - повьппение помехоэащищенности путем уменьшениячастоты используемого хронируемогосигнала.На фиг. 1 представлена структурнаяэлектрическая схема устройства дляобнаружения ошибок цифрового сигналав контролируемых кодах; на фиг. 2диаграммы работы устройства.Устройство содержит первый 1,второй 2, третий 3 и четвертый 4 0 триггеры соответственно, первый 5и второй 6 элементы совпадения, дешифратор 7 единиц, дешифратор 8 нулей, запоминающий блок 9, первый 10и второй 11 Т-триггеры, третий 12 ичетвертый 13 элементы совпадения 12и 13 и формирователь 4 сигналовошибок,Устройство для обнаружения ошибокцифрового сигнала в контролируемыхкодах работает следующим образом,Работа устройства основана наконтроле нарушения чередования последовательностей единичных и нулевых30импульсов максимальной последовательности. В коде СМ максимальная длина, последовательности единиц и нулейравна трем полутактам.На вход 1 устройства подаетсяинформационная последовательность линейного сигнала (фиг. 2 а). На входы11 и 111 подается хронирующая частота (фиг, 2 б,в) прямая и инверсная..На выходах П-триггеров 1 и 3 получа 40ются сигналы (фиг. 2 г,д), характеризующие входной сигнал (фиг. 2 а) вэависимостМ отколичества единичныхи нулевых потенциалов в тактовом интервале. Элементы совпадения 12 и 13 45осуществляют функции дешифраторови на своих выходах выдают сигналы(фиг, 2 е,ж), соответствующие появлению двух единиц и двух нулей одновременно в сигналах (Фиг. 2 г,д).Второй и четвертый Р-триггеры 2 и 4осуществляют сдвиг сигналов (фиг.2 е,ж) и в итоге на выходе 0-триггеров2 и 4 получаются сигналы (фиг. 2э, и), согласованные между собой подлительности и фазе. Дешифратор 7единиц и дешифратор 8 нулей осуществляют выделение соответствующихимпульсов (фиг. 2 к,л), необходимых для работы запоминающего блока 9,Т-триггеров 10 и 11, а также элементов 5 и 6 совпадения, Импульсы(фиг, 2 к,л) поступают соответственно на В- и Я-входы запоминающегоблока 9, который представляет собойВБ-триггер; на прямом выходе выделяется сигнал (фиг. 2 м).Работа Т-триггеров 1 О и 11 заключается в организации работы элементов 5 и 6 совпадения. ПодключениеВ-входов Т-триггеров к прямому иинверсному выходам запоминающегоблока 9, а инверсных С-входов Ттриггеров О и 11 к выходам дешифраторов единиц 7 и дешифратора нулей 8позволяет на выходах Т-триггеров Ои 11 получить сигналы разрешения (вчастности на фиг. 2 приведены диаграммы работы первого Т-триггера,навыходе которого получается сигнал(фиг. 2 н), на выходе второго Ттриггера 11 в это время сохраняется потенциал нуля,. Эти сигналы являютсяразрешающими для прохода через первый и второй элементы 5 и 6 совпадения импульсов (фиг. 2 к,л) с выходов дешифратора 7 единиц и дешифратора 8 нулей. Из представленной диаграммы следует, что через элементы5 и 6 совпадения проходит каждый второй импульс сигналов (фиг, 2 к,л)соответственно, так как только вторые импульсы являются сигналами ошибки,Формула изобретенияУстройство для обнаружения ошибокцифрового сигнала в контролируемыхкодах, содержащее последовательно соединенные дешифратор единиц, первый элемент совпадения, подключенный к В-входу запоминающего блока и формирователь сигналов ошибок, к второму входу которого через второй элемент совпадения подключен выход дешифратора нулей, соединенный с )-входом запоминающего блока, о т л и ч а ю - щ е е с я тем, что, с целью повышения помехозащищенности путемуменьшения частоты используемого хронирующего сигнала, введены последовательно соединенные первый Р-триггер, С-вход которого подключен к первому входу дешифратора единиц, третийэлемент совпадения, второй Р-триггер,выход кбторого подключен к второму1290539 Фиг.Г Составитель Н. ЛебедянскаяРедактор Л. Пчелинская Техред М.Ходанич Корректор А. Зимокосов Заказ 7917/58 Тираж 921 Подписное ВНИИПИ Государственного комитета СССР по делам .изобретений и открытий . 13035, Москва, Ж, Раушская наб., д. 4/5входу дешифратора единиц, последовательно соединенные третий Р-триггер, .сР-вход которого подключен к Р-.входу первого Р"триггера, а прямой выход - к второму входу третьего элемента совпадения, четвертый элемент совпадения, к второму входу которого подключен инверсный выход первого Р-триггера, и четвертый Р-триггер, С-вход которого подключен к С-входам второго и третьего Р-триггеров, а выход к первому входу дешифратора нулей, к второму входу которого подключены С-вход первого Р-триггера, а также введены первый и второй Т- триггеры, В-входы которых подключены соответственно к прямому и инверсному выходам запоминающего блока, к Н- и Я-входам которого подключены С - входы первого и второго Т- триггеров, выходы которых под- Ю ключены к вторым входам первого и. второго элементов совпадения.