Запоминающее устройство

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 12692 И 9) 4 6 11 С 11 40 ИСАНИЕ ИЗОБРЕТЕН Лавриков, и А. Г. Сергее ер. 3. Микро.С 1 гсц 1(з, 1975,(54) ЗАПОМИ (57) Изобретени ной технике и построения зало тегральных мик ния является устройства. Уст ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТ(56) Электронная техника.электроника, 1975, вып. 3, с9 ЕЕЕ,1. о 1 Ьоц) Яа 1 е850 НАЮ 1 ЦЕЕ УСТРОЙСТВО е относится к вычислитель- может быть применено для минающих устройств на инросхемах. Целью изобретеповышение быстродействия ройство содержит матрицу запоминающих элементов, формирователи выходных сигналов, блоки восстановления потенциалов, блоки выборки разрядов, выполненные ца транзисторах, генераторы тока, формирователь сигналов разрешения записи. Повышение быстродействия достигается путем введения в устройство формирователей переключающих сигналов, каждый из которых выполнен на транзисторе, двух диодах и двух резисторах, четвертого и пятого клк)- чевых транзисторов блоков выборки разрядов, четвертого и пятого генераторов тока, которые обеспечивают форсированное переключение запоминаюгцих транзисторов в элемецтах памяти при записи и ускоряют процесс перезаряда емкостей разрядных шин матрицы при считывании за счет протекания дополнительных токов в течение переходных процессов. 2 ил.Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств на интегральных микросхемах.Цель изобретения -- повьпиение быстродействия устройства.На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 - принципиальная схема одного из вариантов выполнения элемента памяти.Устройство содержит (фиг. 1) элементы 1 и - 1, памяти (где т и и - целые числа), усилительные транзисторы 2 3, формирователей выходных сигналов, разрядные шины 4 ., 5 ь столбцов матрицы, шины 6 и 7 управления, формирователь 8 сигналов разрешения записи. На фиг. 1 обозначены первый 9 и второй 10 выходы устройства.Устройство содержит также управляюгцие транзисторы 11 и резисторы 12 блоков 13 восстановления потенциалов, шину 14 первого опорного напряжения, ключевые транзисторы 15в -17с первого по третий блоков 18 выборки разрядов, генераторы 19-21 тока с первого по третий, диоды 22. 23 , управляющие транзисторы 24, , первые 25 и вторые 26 . резисторы формирователей 27 цереключак)- щих сигналов. На фиг. 1 обозначена также шина 28 второго опорного напряжения. Устройство содержит также четвертые 29 . и пятые 30ключевые транзисторы блоков 18 выборки разрядов, четвертый 31 и пятый 32 генераторы тока, запоминающие транзисторы 33 и 34 и нагрузочцые элементы, например резисторы 35 и 36 элементов 1 памяти и группу генераторов 37, тока. На фиг. 1 обозначены алресные входы 38 и 39. . На фиг. 2 показан пример выполнения запоминающих элементов 1,1 в которых нагрузочные элементы выполнены ца р-и-р транзисторах 40 и 41, образующих тиристоры совместно с транзисторами 33 и 34 соответственно. На фиг. 1 обозначен также выход 42 формирователя 8 сигналов разрешения записи.Устройство работает следующим образом.Выборка информации осуществляется обычным для ЗУ такого типа образсм. Рассмотрим лля опрелеленности выборку элемента 1 памяти. В исходном состоянии на входе 38 - 1 поддерживается низкий потенциал. На входе 39 низкий потенциал и транзисторы 15, 16 ь 17 ь 29 ь 30 выключены. Потенциалы на шинах 4 и 5 равны, поллерживаются блоком 13 на высоком уровне и определяются из уравнения8(/рв -- Еоц, - Убэ ы,где Ео- величина первого опорного напряжения иа входе 14;(/вэ -- напряжение эмиттерного перехода транзистора 11 ь Величины Е 2 опорного напряжения навходе 28 и сигнала ц,р.сч на управляющей шине 42 в режиме считывания выбираются из соотношений85 Еоп 2(/рш - (/л. гр ,и.- . Е + (/ггде (/д. р. и (/бгр 2 - граничные напряженияотпирания диодов 22, 23 и транзистора 24,при этом диоды 22, 23 и транзистор 2410 закрыты.При выборке элемента 1памяти навход 38 поступает положительный импульснапряжения и в результате подачи положительного импульса напряжения на вход 39в шины 4 и 5 через гранзисторы 15 и 1615 поступают разрядные токи , приблизительно равные токам генераторов 19 и 20. Одновременно вклк)чается транзистор 7 и егоколлекторный ток, приблизительно равныйтоку генератора 21, протекает через резистор 12 и приволит к снижению потенциалана базе транзистора 11 ь В результате транзистор 11 закрывается и начинается процессразрядки емкостей Ср. разрядных шин токами /р этих шин, а потенциалы на этихшинах понижаются. При выборке включа 25 ются транзисторы 29 и 30 и их коллекторные токи, приблизительно равные токам /2генераторов 31 и 32, протекают через резисторы 25 и 26 и понижают потенциалыца катодах диодов 22 и 23 ь В результатедиоды 22, и 23 отпираются и часть токов /2ЗО через эти диоды поступает в шины 4 и 5 ьДлительность Ьш процесса разряда емкостейСр определяется соотношениемСрщ Л(/рпрш =ршв котором АОр - логический перепад напряжения на разрялной шине, а ток / складывается из тока / и тока через соответствующий диод 22 или 23 ь В ЗУ большой информационной емкости, где Ср образуется емкостями и 2 элементов 1 , памяти, величи на Ьпо отношению к полной задержкесчитывания /ц составляет/рп- (0,5 - 0,7) 1 сч,а задержки сигналов в блоках 18, 13 и фор.45 мирователе 27 пренебрежимо малы по сравнению с ерш.Рассмотрим считывание логическойиз элемента 1 . При этом транзистор 34 включен, а транзистор 33 выключен. Величина Еоп 2 на входе 28 выбирается из соот.ношенияЕщ 2 ( 24= ЬЗ 4 (/34 -- (/д 22,где (/б.э, (/;и и (/д 2 з - напряжение на прямо смещенном эмит терном переходетранзисторов 24, 34и диода 23 соответственно;- потенциал базытранзистора 34 в режиме выборки.При этом по окончании процесса разряда емкости шины 41, когда потенциал на шине 41 опустился настолько, что отпирается эмиттерный переход транзистора 34, диод 23 закрывается, а транзистор 241 открывается и ток (2 отволится в транзистор 241. Таким образом ток (2, обеспечивающий ускоренный форсированный) перезаряЛ емкостей разрядных шин, протекает в них только в течсние ллительности переходного процесса в разрядных шинах, вследствие чего сокращается время считывания.Рассмотрим запись логического О В элемент 111. В исхолном состоянии элеменг 111 хранит логическую 1, а ЗУ находится в стационарном режиме выборки элехгентз 111. При этом ток (1 из генератора 20 протекает в транзистор 34, ток ( генератора 19 протекает в транзистор 21, а токи Е источников 3 и 32 протекают в транзистор 241 и частично в резисторы 251, 26.Г 1 ри записи логического О на базу транзистора 2 по шине 6 поступает сигнал с низким напряжением с(11(с(паз с/:1;1потенциал базы выключенного транзистора 33 в исходном состоянии), а на базу транзистора 3 Ио шине 7 поступает сипал высокого напряжения У-,)1.(,.1 При этом ток 11 шины 51 переклочается из транзистора 34 в транзистор 31, а ток ( шины 41 перекгючается ЗО из транзистора 2 в транзистор 33. В результате начинается этап переключения элемента 111, в процессе которого транзистор 33 включается, а транзистор 34 выключается.Одновременно с сигналами с(6 и (т по шине 42 подается сигнал низкого напряжения 35 (/ р:и, обеспечивающий перевол соответствующего формирователя 27 в режим записи информации. Величина (lг р . Иа шине 42 выбирается из соотношенияипг,пп (Ь:+ Ьп - и,; - Сп- (,1 40Г 1 РИ ЭТОМ ПОСЛЕ 1 ОДЗЧИ СИГНЗЛЗ (/Гп .пп токи (2 генераторов 31 и 32 переключаются из транзистор 24 в диоды 221, 231 и частично протекают в резисторы 251, 261. Ток (и ;1 диода 231 складывается с током ( источника 45 20, протекает в транзистор 31 и практически не влияет на время переключения элемента 111. Ток (п диода 221 складывается с током (, генератора 19 и поступает в транзистор 33. Ток шины 4 равный сумме токов (1 и (п 22, в значительной степени определяет 50 величину времени переключения и соответственно время записи информации. Ток (.2, протекающий в течение записи в транзистор 33, обеспечивает форсированное переключение элемента 111 памяти. По окончании записи, когда на шину 42 подается высокий потенциал, диоды 221 и 231 закрцваотся и ЗУ возвращается в исходное состояние. Кроме того, предлагаемое техническое решение может использоваться в ЗУ с потенциальным считыванием, когда разрядные усилители считывания и записи вьИолняются раздельно и к разрядным шинам подсоединяк)тся базы транзисторов усилителя считывания, а также в случае выполнения ЗУ на других элементах памяти.Формуга изс)с)етенияЗапоминающее устройство, содержацее группъ генераторов тока, матрицу элементов памяти, каждый из которых выполнен из нагрузочных элементов, первого и второго запоминающих транзисторов, базы и коллекторы которых соединены по триггерной схеме с первыми выводами первого и второго нагрузочных элементОВ соотвстствеии), Вторьц ВЫВО,1 Ы КС)ТОРЬХ 51 ВЯОТСЯ 1 ДРЕСНЬ 1 М В.ОДО первой грппц мстройства, прицс.м первьс ) М ИТ ГСР 11 ЗЗ ПОг И П 1 К) П 1 И Х ТРЗ ПЗИСТОРОВ ПОД- к.очсч 1 ц соответственно к первой и Второй разрядным шинам соответственно его.нньз матрицы, д втс)рце эмиттеры - к Вцхс)ду соотвс гствукгщегс) генератора тока группы, формирователь сигналов разрешения записи, формирователи выходных сигндлов, каждый из которых выполнен из первого и второго усилительных трднзисторов, базы которых подклк)цены к Выход 1 м форм ировате.1 я сп 1. палов разрешения записи, эмиттерц сс)линены соответственно с первой и второй рдзрядными шинами соответствующего столбца матрицы, а коллекторы являются соотвстственно первьм и вторым выхоЛами устройства, блоки восстановления потенциалов, каждый из которых выполнен из упрйвляк)- щего транзистора и резистора, первый Вывод которого подключен к шине первого опорного напряжения, д второй вывод подклк)цен к базе управляюИег.о транзистора, первый и второй эмиттерь, котс)рс)го соединены соответственно с первой и Второй разрядными шинами соответствующего столбца матрицы, а коллектор подключен к шине питания, генераторы тока, с первого по третий блоки Выборки разрялов, каждый из которых выполнен из ключегых транзисторов с первого по третий, эмиттерь которых соелинены с выходами одноименных генераторов тока, а базы являются адресным входом второй группы устройства, причем коллекторы первого и второго ключевых транзисторов соединены Оответственно с первой и второй разрядными шинами соответствующего столбца матрицы, а коллектор третьего ключевого транзистора подключен к базе управляющего транзистора соответствующе о блока восстановления потенциалов, отличиюиееся тем, что, с целью повышения бысродействия устройства, в него ввеленц цетвертцй и пятый генераторы тока, четвертый и пятый ключевье транзисторы блоков вц1269208 н 1. Зарирос СоставитеТерд нГ. ВТираж 543арствен ногоизобретенийЖ - 35, Рауит, г Ужго дд Коррен 1 ор 1 Г 1 однисиое СССР ии д 415 роехтная 4едднтор С, 11 енарнаказ 6043/55ВН 14 И Г 1 И Госпо де:ди113035, Москва,Фианаа ППП Пдт ктб комитета и окры г скан наб борки разрядов, формирователи переключающих сигналов, каждый из котор 1 ых выполнен на диодах, резисторах н управляк- щих транзисторах, коллекторы которых подключены к шине питания, а первый н второй эмиттеры соединены соответственно с катодом первого диода и первым выводом первого резистора и с катодом второго диода и первым выводом второго резистора, причем вторые выводы резисторов соедпнепы с шиной второго опорного напряжения, аноды диодов подключены соответственно к первой н второй разрядным шинам соответствующего столбца матрицы, а катоды - соответственно к коллекторам четвертого и пято.го ключевых транзисторов соответствующе.го блока вь 1 борки разряда, эмиттеры которых соединены с выходами четвертого и пятого генераторов тока, а базы - с базой первого ключевого транзистора соответствующего олока выборки разряда, базы управляющих транзисторов формирователей переключаю щих сигналов подключены к третьему выходуформирователя сигналов разре 1 пения записи.