Запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 27,08.75 (21) 2163850/18-24 1 н 649044 Союз Советскнх Соцнапнстнческнх Рвспубпнк. Кл соединением заявки12189143/18-24 23) Приоритет -суд рствеииыи комСССРелам изобретени открытий по 5 К 681.327.6 (088.8) Опублик Дата опу но 250279,Бюллетень7 икования описания 2502.79 Авторыизобретения) Заявитель Минский радиотехнический ин) ЗАПОМИНАЮЩЕЕ УСТРОЙСТ со- амя енненибки соех хаИзобретение относится к вычислительной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем запоминающих устройств.Известны полупроводниковые интегральные запоминающие устройства с произвольной выборкой с разрядной организацией, которые содержат матрицу элементов памяти и схемы логики обрамления, позволяющие производить обращение при записи и считывании информации только к одному любому элементу памяти матрицы 11,Это устройство имеет низкую надежность.Наиболее близким к изобретению техническим решением является запоминающее устройство, содержащее дешифратор адреса слова, соединенный с адресными шинами матрицы элементов памяти, разрядные шины которой соединены с выходами первых вентилей и информационными входами блока считывания, управляющие входы которого подключены к выходам дешифратора адреса разряда и к первым входам первых вентилей, вторые входы которых соединены с шиной записи, а третьи входы - с шиной управления,первым входом выходного блока и входами обоих дешифратарав,и шину разрешения записи 2, Однако такое устройство будет приводить к ошибкам 6 хранения информации при наличии дефектных элементов памяти, которые возникают из-за дефектов изготовления в процессе производства, Поэтому при производстве такие запоминающие 10 устройства отбракавываются.Целью изобретения является повышение надежности запоминающего устройства. Э Достигается эта тем, что оно держит дополнительные элементы п ти в каждом слове, блок коррекци ошибки, вторые вентили, два элем та И, инвертор, элемент ИЛИ и в20 дом разряде последовательно саед ных два элемента 2 И, входы первы элементов 2 И подключены к разряд шинам матрицы элементов памяти, хад первого элемента 2 И соединен первым входом блока коррекции аш второй вход второго элемента 2 И динен с первым входам саатветств щего первого вентиля и с вторым дам блока коррекции ошибки, выха 0 второго элемента 2 И соединен с вцом элемента ИЛИ, выход которого соединен с третьим входом блока коррекции ошибки и входом инвертора, выход которого соединен с четвертымвходом блока коррекции ошибки и спервым входом первого элемента И,второй вход которого соединен с шиной разрешения записи и пятым входом блока коррекции ошибки, а выход - с четвертыми входами первыхвентилей, разрядные шины цополни.тельных элементов памяти соединены 1 Ос выходами вторых вентилей и шестыми входами блока коррекции ошибки,выходы которого соединены с первыми входами вторых вентилей, выходвторого элемента И соединен с вторым входом выходного блока, первыйвход второго элемента И соединенс выходом блока считывания, а второй вход - с выходом блока коррекции ошибки. Кроме того, блок коррекции ошибки содержит элемент 2 И и дваэлемента 2 И-НЕ, первый вход первогоэлемента 2 И-НЕ соединен с шестымвходом блока коррекции ошибки, второйвход - с первыми входами второго элемента 2 И-НЕ и элемента 2 И и третьимвходом блока коррекции ошибки, вторыевходы второго элемента 2 И-П и элемента 2 И соединены соответственно спятым входом блока коррекции ошибки и 30с шиной записи, а выходы элементов2 И-НЕ и элемента 2 И соединены с соответствующими выходами блока коррекции ошибки. Помимо того, что блоккоррекции ошибки содержит последовательно соединенные сумматоры повод 2, выходы которых и вход первогосумматора по вод 2 соединены с первыми элементами 2 И, подключенными квходам элемента ИЛИ, выход которогосоединен с первым входом второгоэлемента 2 И и через первый инвертор спервым входом третьего элемента 2 И,вторые входы которых соединены с первым входом четвертого элемента 2 И, вьходы четвертого и третьего элементов 452 И соединены с вхопами элемента 2 ИЛИцве группы 1 лементов ЗИ,один из вхоцов элементов ЗИ первой группы подключен к выходу второго элемента 2 И, а второй группы - к выходу 50элемента 2 ИЛИ, выходы первых элементов ЗИ обеих групп соединены сэлементом ЗИЛИ, вторые входы элементов ЗИ обеих групп подключены соответственно к выходам второо и третьегоинверторов,вход второго инверторасоединен с вторым входом четвертого элемента 2 И и выходом пятогоэлемента 2 И, подключенного к третьему входу первого элемента ЗИ первойгруппы, вход третьего инвертора соединен с выходом шестого элемента 2 И,подключенного к третьему входу первогоэлемента ЗИ второй группы, третьивходы вторых эпементов ЗИ обеих группобъединены, 65 Это позволяет производить исправление двух дефектных элементов пв.мяти в каждом слове при наличии двухдополнительных элементов памяти.На фиг.1 дана блок-схема запоминающего устройства; на фиг.2 и 3 схемы выполнения блока коррекцииошибки.Запоминающее устройство содержит дешифратор адреса слова 1,соединенный с адресными шинами матрицы 2 элементов памяти, причем исправных элементов памяти 3, дефектныхэлементов памяти 4 и дополнительных исправных элементов памяти 5,цефектных.элементов памяти 6. Разрядные шины 7 матрицы 2 соединены свыходами первых вентилей 8 и входами блока считывания 9. Управляющиевходы 10 блока считывания 9 подключены к выходам дешифратора адресаразряда 1,и к первым входам первыхвентилей. Вторые входы первых вентилей 8 соединены с шиной записи 12,а третьи входы - с шиной управления 13, первым входом выходного блока 14 и входами дешифраторов. В каждом разряде разрядные шины элементовпамяти матрицы подключены к входампервого элемента 2 И 15. Выход первого элемента 2 И соединен с первымвходом 16 блока коррекции ошибки 17и с первым входом второго элемента2 И 18, Второй вход второго элемента2 И соединен с первым входом соответствующего вентиля 8 и с вторым входом блока коррекции ошибки. Выходвторого элемента 2 И соединен с входом элемента ИЛИ 19, выход которогоподключен к третьему входу 20 блокакоррекции ошибки 17 и входу инвертора 21. Выход инвертора соединен счетвертым входом 22 блока коррекцииошибки 17 и с первым входом первогоэлемента И 23. Второй вход первогоэлемента Й соединен с шиной разрешения записи 24 и пятым входом блока коррекции ошибки. Выход первогоэлемента И соединен с четвертымивходами первых вентилей. Разрядньешины 25 дополнительных элементов памяти 5 и 6 соединены с выходамивторых вентилей 26 и шестыми входами блока коррекции ошибки, Выходь.27 блока коррекции ошибки подключенык первым входам вторых вентилей. Выход второго элемента И 28 соединенс вторым входом выходного блока 14.Первый вход второго элемента И соединен с выходом блока считывания,а второй вход - с выходом 29 блокакоррекции ошибки. Выходом устройства является клемма 30,На фиг.2 изображен блок коррекцииошибки для осуществления исправления одного дефектного элемента памяти в каждом слове, который содержит элемент 2 И 31, первый 32 и второй ЗЗ элементы 2 И - НЕ, Выходпервого элемента 2 И-НЕ является выходом блока коррекции ошибки. Первыйвход этого элемента соединен с шестым входом блока коррекции ошибки.Второй вход первого элемента 2 И-НЕподключен к первым входам второгоэлемента 2 И-НЕ и элемента 2 И и 5третьим . входом блока коррекции ошибки. Вторые входы второго элемента2 И-НЕ и элемента 2 И соединены соответственно с шиной записи 12,и с пятым входом блока коррекции ошибки.Выходы элемента 2 И и второго элемента 2 И-НЕ являются выходами блокакоррекции ошибки.Устройство в режиме исправленияодного дефектного элемента памятиработает следующим образом. При записи информации на устройство подаются сигналы по шинам разрешениязаписи 24, записи 12 и управления13. При этом происходит возбуждениевыходных шин дешифраторов 1 и 11 в фсоответствии с кодом адреса, Возбужденная шина дешифтора адреса слова 1подключает элементы памяти матрицы2 выбранного, слова к разрядным шинам 7 и сигналы о состояних элементов памяти выбранного слова поступают на входы элементов 2 И 15, которые анализируют - находятся илинет в выбранной строке дефектныеэлементы памяти 4. При выборе дефектного элемента памяти 4 на обеихразрядных шинах будут логическиеф 1, так как элемент отключен.Это приводит к появлению на выходах элементов 2 И 15 единичньх сигналов, которые поступают на первые входы элементов 2 И 18. На вторые входы одного из элементов 2 И18 и на один из первых вентилей 8поступает сигнал с одной из возбужденных шин дешифратора 11. Элементы 2 И 18 анализируют - опрашивается дефектный элемент памяти 4 илиисправный элемент памяти 3. Выбордефектного элемента памяти 3 приводит к появлению на выходе элемента 2 И 18 единичного сигнала, который, проходя через элемент ИЛИ 19и инвертор 21, поступает на элементИ 23 и запрещает подачу сигнала разрешения записи 24 на первые вентили 8. Кроме того, единичный сигналс выхода элемента ИЛИ 19, поступаяна третий вход блока коррекции,открывает элемент 2 И 31 и элемент2 И-НЕ 33 для прохождения сигналов раз решения записи и записи на второйвентиль 26, В том случае, если производится запись логической 1 вдефектный элемент памяти 4, т.е,его состояние согласуется с записываемой информацией, то в дополнительный элемент памяти 5 записываетсялогический 0, в противном случаелогическая 1. Если опрашиваемый элемент памяти исправен, то навыходе элемента 2 И 18 будет нуле вой сигнал, который закроет элементы 2 И 31 и 2 И-НЕ ЗЗ блока коррекцииошибки 17. При этом второй вентиль26 заперт и записи информации в дополнительный элемент памяти 5 непроисходит. Кроме того, нулевой сигнал с вьхода элемента ИЛИ 19, инвертируясь инвертором 21, откроет элемент И 23 для прохождения сигналаразрешения записи 24 на первые вентили 8, происходит запись информациив исправный элемент памяти 3 матрицы 2.В режиме считывания сигналы пошинам записи 12 и шинам разрешениязаписи 24 отсутствуют, При этом вентили 8 и 26 заперты, а сигнал о состоянии элемента памяти матрицы 2поступает с выхода блока считывания9 на первый вход элемента И 28. Навторой вход элемента И 28 подаетсясигнал с выхода 29 блока коррекцииошибки 17. На выходе элемента 2 И-НЕ32 будет нулевой сигнал, если вдефектный элемент памяти 4 записывался нулевой символ, и единичныйсигнал - в противном случае. Сигналс выхода 29 блока коррекции ошибки,поступая на элемент И 28, производит исправление ошибки.В случае, если опрашивается исправный элемент памяти 3, то нулевойсигнал на выходе элемента ИЛИ 19установит на выходе 29 блока коррекции ошибки 17 единичный сигнал, который, поступив на элемент И 28, откроетего для прохождения сигнала с исправного элемента памяти 3, снимаемогос выхода блока считывания 9. Исправленный сигнал с выхода элемента И28 через выходной блок 14 поступаетча выход 30 чстоойства,На Фиг.З изображен блок коррекцииошибки для осуществления исправлениядвух дефектных элементов памяти в каждом слове, который содержит для каждого основного разряда матрицы 2 первыйэлемент 2 И 34 и сумматор по юсс 1 два 35,Первый вход сумматора по модулю двасоединен с первым входом 36 блока коррекции ошибки,а второй вход - с выходом сумматора по модулю два предыдущего разряда и первым входом элемента 2 И 34. Второй вход элемента2 И соединен с вторым входом 37 блокакоррекции ошибки, Выход элемента 2 Исоединен с входом элемента ИХИ 38,Выход элемента ИЛИ подключен к входу первого инвертора 39 и первомувходу второго элемента 2 И 40, Второйвход второго элемента 2 И соединен стретьим входом 41 блока коррекциии с первыми входами третьего 42 ичетвертого 43 элементов 2 И. Третийэлемент 2 И 42 соединен вторымвходом с выходом инвертора 39, а выходом - с первым входом элемента2 ИЛИ 44 Второй вход элемента 2 ИЛИ44 соединен с выходом четвертого элемента 2 И 43. Для каждого дополнительного разряда элементов памяти блок коррекции ошибки кроме того, содержит пятый и шестой элементы 2 И 45 и 47, второй и третий инверторы 47 и 48, группу элементов ЗИ 49 и 50, Входы элементов 2 И 45 и 46 подключены к шестым входам 51 блока коррекции ошибки. Выходы элементов 2 И соединены с входами инверторов 47 и 48, а у первого дополнительного разряда и с вторым входом четвертого элемента 2 И 43. Выходы инверторов сое- Ю динены с вторыми входами первого и второго элементов ЗИ 49 и 50. Первые входы элементов ЗИ 49 и 50 соединены для первого дополнительного разряда элементов памяти с выходом вто рого элемента 2 И 40, а для второго с выходом элемента 2 ИЛИ 44, Третий вход вторых элементов ЗИ 50 соединен с пятым входом 52 блока коррекции ошибки, а выход 53 является выходом блока коррекции ошибки. Третий вход первого элемента ЗИ 49 соединен с шестым входом 51 блока коррекции ошибки. Выход первого элемента ЗИ 49 соединен с выходом второго элемента ЗИЛИ 54, Третий вход элемента ЗИЛИ 54 соединен с четвертым входом 55 блока коррекции ошибки, Выход 56 элемента ЗИЛИ является выходом блока коррекции ошибки.Работа устройства в режиме записи пр. коррекции двух дефектных элементов памяти в слове отличается от вышеописанной работы устройства тем, что сигналы с выходов элементов 2 И 15, поступая навходы 36 цепочки 35 последовательно соединенных сумматоров по вод 2 35, сумьяруются и с выходов кажцого сумматора 35 подаются на входы элемента 2 И 34, Цепочки сумматоров 35 и элементов 2 И 34 ана лизируют, имеется .ли слева от опрашиваемого дефектного элемента памяти еще один дефектный элемент памяти в опрашиваемой строке. Это приводит к появлению на выходе элемента 2 И 34 единичного сигнала в случае отсутствия дефектного элемента памяти слева от опрашиваемого дефектного элемента памяти или нулевого сигналав случае наличия дефектного элемента. Этот сигнал, проходя через элемент ИЛИ 38, поступает непосредственно на элемент 2 И 40 и через инвертор 39 - на элемент 2 И 42. Кроматого, на вторые входы элементов 2 И40, 42 поступает единичный сигнал 55третьего входа 41 блока коррекцииошибки, который открывает их, если опрашивается дефектный элемент памяти. Тогда единичный сигнал с выхода элемента ИЛИ 38, в случае отсутствия дефектного элемента памяти слева от опрашиваемого дефектного элемента памяти, поступая наэлемент 2 И 40, формирует на выходепоследнего единичный сигнал, Этотсигнал открывает элемент ЗИ 50 дляСигнал с выхода 56, поступая н элемент И 28, производит исправле ние, В этом случае, если опрашива ся исправный элемент памяти, то н четвертом входе 22 и на выходе 29 блока коррекции ошибки будет един ный сигнал, который откроет элеме И 28, не исправляя считываемого с вола с выхода блока считывания 9. нт им прохождения сигнала разрешения записи (пятого входного 52 сигнала блока коррекции ошибки) на дополнительный управляющий вентиль первого дополнительного разряда элементов памяти, куда и заносится для хранения записываемая информация, В том случае, если слева от опрашиваемого дефектного элемента памяти находится еще один дефектный элемент памяти, то на выходе элемента ИЛИ 38 будет нулевой сигнал, который, инвертируясь инвертором 39 и проходя через элемент 2 И 42,формирует на выходе элемента 2 ИЛИ 44 единичный сигнал. Этот единичный сигнал откроет второй элемент ЗИ 50 для прохождения сигнала разрешения записи на дополнительный управляющий вентиль второго дополнительного разряда элементов памяти, куда и заносится для хранения записываемая информация.Если в первом дополнительном разряде элементов памяти имеется дефектный элемент памяти и в него необходимо записать символ с дефектного элемента памяти матрицы, то на выходе элемента 2 И 45 этого разряда будет единичный сигнал, который, проходя через открытый элемент 2 И 43 и элемент 2 ИЛИ 44 и поступая на второй элемент ЗИ 50, откроет его для прохождения сигнала разрешения записи на дополнительный управляющий вентиль второго дополнительного разряда элементов памяти. Одновременно единичный сигнал с выхода элемента 2 И 45 первого дополнительного разряда элементов памяти,инвертируясь инвертором 47,з"- кроет второй элемент ЗИ 50 этого разряда для прохождения сигнала разрешения записи на соответствующий дополнительный управляющий вентиль.В режиме считывания работа устройства происходит следующим образом. При опросе дефектного элемента памяти матрицы Формируются аналогичным образом, как при записи информации, единичные сигналы, которые открывают соответствующие элементы ЗИ 49 для прохождения сигналов, снимаемых с прямых разрядных шин дополнительных элементов памяти. Сигналы с выходовэлементов ЗИ 49 и четвертого входа55 подаются на входы элемента ЗИЛИ54 и тогда на выходе 56 элементаЗИЛИ 54 будет нулевой сигнал, еслив дефектный элемент памяти записывался нулевой символ, и единичныйсигнал в противном случае.Формула изобретения1, Эапоминающее устройство, содержащее дешифратор адреса слова, соединенный с адресными шинами матрицыэлементов памяти, разрядные шины которой соединены с выходами первых вентилей и информационными входами блока считывания, управляющие входы которого подключены к выходам дешифратора адреса разряда и к первым вхоцам первых вентилей, вторые входыкоторых соединены с шиной записи,а третьи входы - с шиной управления,первым входом выходного блока и входами дешифраторов, шину разрешениязаписи, о т л и ч а ю щ е е с я тем,что, с целью повышения надежностиустройства, оно содержит дополнительные элементы памяти, блок коррекцииошибки, вторые вентили, два элемента И, инвертор, элемент ИЛИ и в каждом разряде два последовательно соеди.МНенных элемента 2 И, входы первыхэлементов 2 И подключены к разряднымшинам матрицы элементов памяти,при этом выход первого элемента 2 Исоединен с первым входом блока коррекции ошибки, второй вход второгоэлемента 2 И соединен с первым входом соответствующего первого вентиля и с вторым входом блока коррекции ошибки, выход второго элемента2 И соединен с входом элемента ИЛИ,выход которого соединен с третьимвходом блока коррекции ошибки ивходом интвертора, выход которогосоединен с четвертым входом блокакоррекции ошибки и с первым входомпервого элемента И, второй вход которого соединен с шиной разрешениязаписи и пятым входом блока коррекции ошибки, а выход с четвертымивходами первых вентилей, разрядные 40шины дополнительных элементов памяти соединены с выходами вторыхвентилей и шестыми входами блокакоррекции ошибки, выходы которогосоединены с первыми входами вторых 45вентилей, выход второго элемента Исоединен с вторым входом выходногоблока, первый вход второго элемента И соединен с выходом блока считывания, а второй вход - с выходом 50блока коррекции ошибки,2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок коррекции ошибки содержит элемент 2 И и два элемента 2 И-НЕ, первый нход первого элемента 2 И-НЕ .соединен с шестым входом блока коррекции ошибки, второй вход - с первымивходами второго элемента 2 И-НЕ и элемента 2 И и третьим входом блока коррекции ошибки, вторые входы второго элемента 2 И-НЕ и элемента 2 И соединены соответственно с пятым входом блока коррекции ошибки и с шиной записи, а выходы элементов 2 И-НЕ и элемента 2 И соединены с соответствующими выходами блока коррекции сшибки.3. Устройство по п.1, о т л и ч а ю щ в е с я тем, что блок коррекции ошибки содержит последовательно соединенные сумматоры по вод 2, выходы которых и вход первого сумматора по щод 2 соединены с первыми элементами 2 И, подключенными ко входам элемента ИЛИ, выход которого соединен с первым входом второго элемента 2 И и через первый инвертор с пеовым входом третьего элемента 2 И, вторые входы которых соединены с первым входом четвертого элемента 2 И, выходы четвертого и третьего элементов 2 И соединены с входами элемента 2 ИЛИ, две группы элементов ЗИ, один из входов элементов ЗИ первой группы подключены к выходу второго элемента 2 И, а второй группы - к входу элемента 2 ИЛИ, выходы первых элементов ЗИ обеих групп соединены с элементом ЗИЛИ, вторые входы элементов ЗИ обеих групп подключены соответственно к выходам второго и третьего инверторов, вход второго инвертора соединен с вторым входом четвертого элемента 2 И и выходом пятого элемента 2 И, подключенного к третьему входу первого элемента ЗИ первой группы, вход третьего инвертора соединен с выходом шестого элемента 2 И, подключенного к третьему входу первого элемента ЗИ второй группы, третьи входы вторых элементов ЗИ обеих групп объединены.Источники информации, принятые во внимание при экспертизе1. Старос Ф.Г. и Крайзмер Л.П. Полупроводниковые интегральные запоминающие устройства. Л., Энергия, 1973, с,66-67.2. Сб,статей Микроэлектроника под ред. Ф,В.Лукина. М Сов,радио, 1972, вып.5, с.128-150./49 Тираж 680 ЦНИИПИ Государственногопо делам изобретений 3035, Москва, Ж, Рауш Подпкомитета СССРи открытийкая наб., д.4/5