Устройство для сопряжения поцессоров с общим блоком памяти

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХСПУБЛИН 4124 511 4 й 06 Г 13/00 Д,Г,ОЦ"1,нВИЬЛММЫА ТЕ СТВУ 24титут пробл 401 тво СССР04 УДАРСТВЕННЫЙ КОМИТЕТ ССДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ПИСАНИЕ ИЗО К АВТОРСКОМУ СВ(71) Ордена Ленина нуправления(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ С ОБЩИМ БЛОКОМ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть применено в системах, в которых один блок памяти одновременно используется не. сколькими процессорами. Основной цецелью изобретения является увеличение быстродействия при работе двух процессоров с общим блоком памяти. Устройство содержит два триггера, два элемента И, элемент И-НЕ, элемент задержки. 2 ил.Изобретение относится к вычислительной технике и может быть применено в системах, в которых один блок памяти одновременно используется несколькими процессорами. 5Цель изобретения - увеличение быстродействия устройства.На фиг. приведена схема устройства, а на фиг;2 -",схема использования устройства совместно с двумя процес- О сорами и общим блоком памяти.Устройство (фиг.1) содержит первыйи второй 2 триггеры, первый 3 и второй 4 элементы И, элемент 5 задержки и элемент И-НЕ 6, На фиг.2 при ведены устройство 7 для сопряжения, процессоры 8 и 9, блок 10 памяти и мультиплексор 11.Устройство работает следующим образом. 20Пусть в начальный момент времени первый триггер 1 находится в состоянии "О", при этом отсутствует блокировка первого процессора 8, и прохождением синхронизирующего сигнала с входа 25 синхронизации устройства на выход синхронизации управляет второй процессор 9. При поступлении от первого процессора 8 запроса на обслуживание по входу запроса устройства 7 первый 30 триггер 1 переходит в состояние "1", вызывающее блокировку по"синхронизирующему выходу следующего запроса от первого процессора 8. Обслуживание запроса первого процессора 8 осуществляется при отсутствии запроса от процессора 9. При этом на входе блокировки устройства 7 устанавливается потенциал "1", тем самым управление прохождением синхронизирующего сигнала от процессора 9 по синхронизирующему входу устройства возлагается на триггер 1, а мультиплексор 11 настраивается на передачу к устройству памяти информации от процессора 8. Второй триггер 2 и первый элемент И 3 обеспечивают установку триггера 2 в состояние "1" при условии прохождения синхронизирующего импульса через устройство 7 под управлением первого триггера 1. Появление потенциала "1" на выходе второго триггера 2 приводит к сбросу первого 1 и второго 2 триггеров, при этом элемент задержки 5 обеспечивает сброс второго триггера 2 с задержкой, достаточной для броса первого триггера 1,Если в начальный момент времени первый триггернаходится в состоянии "1", первый процессор 8 не может обратиться с, очередным запросом на обслуживание до тех пор, покапри отсутствии запроса от второго процессора 9 обработки через устройство 7 не пройдет синхронизирующий импульс, который задним фронтом сбросит первый триггер 1 в состояние "О". Сброс триггера 1 в "О" осуществляется посредс.твом триггера 2 и элемента И 3,Установкой потенциала "О" на входе блокировки устройства 7 второй процессор 9 обеспечивает монопольное использование устройства памяти, при этом и мультиплексор 11 настраивается на передачу информации .от процессора 9. Предлагаемое техническое решение обеспечивает работу одного из процессоров с общей памятью с минимальной задержкой, что особенно важно, когда частота обращений этого процессора преобладает над частотой обращении другого. В этом варианте задержка минимальна для второго процессора и ее величина для стробирующих импульсов определяется быстродействием одного элемента И, Время регистрации запроса от первого процессора определяется временем срабатывания одного триггера. При совпадении во времени запросов двух процессоров работа первого процессора прцостанавливается до тех пор, пока в работе второго процессора с устройством памяти не будет свободного временного окна, Если второй процессор выполнен с применением микропрограммирования, процент операций выполняемых над данными без обращения к памяти достаточно велик для совмещения работы канала ввода-вывода и вычислительного устройства. При этом повышение быстро,цействия достигается за счет, более полного совмещения операций работы с памятью и перенесением блокировки на устройство, реже использующее память Наиболее эффективно применение устройства в специализированных системах, ориентированных на решение задач с определенным соотношением процента вычислительных операций, использующих память и операций141 Составитель С,ПестРедактор Л.Пчелинская Техред О,Гортвай Корректор Е.Сирохман 90/44 Тираж 67 ВНИИПИ Государственног по делам изобретении 113035, Москва, Ж, аказ писное комитета СССРи открытийушская наб., д. роизводственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 ввода вывода. Например, если известно, что все операции ввода-выводаможно завершить к нужному моменту,используя промежутки времени, когдавычислительное устройство не обращается к памяти, ввод-вывод не будетзадерживать вычисления. Формула и з о б р е т е н и яУстройство для сопряжения процес соров с общим блокомпамяти, содержащее два триггера и два элемента И, причем синхровход первого триггера подключен к выходу запроса первого процессора, единичный выход первого 15 триггера соединен с .информационным входом второго триггера и подключен к входу блокировки первого пррцессора, первый вход первого элемента И соединен с первым входом второго эле мента И и подключен к синхровыходу второго процессора, второй вход пер 24 б 4ваго элемента И подключен к выходу блокировки второго процессора, выход второго элемента И подключен к синхровходу первого процессора и общего блока памяти, при этом информационный вход первого триггера подключен к шине единичного потенциала устройства, выход первого элемента И соединен с синхровходом второго триггера, о т - л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, причем второй вход второго элемента И соединен с выходом элемента И-НЕ, первый и второй входы которого соединены соответственно с вторым входом первого элемента И и нулевым выходом первого триггера, нулевой вход которого соединен с входом элемента задержки и выходом второго триггера, нулевой вход которого соедянен с выходом элемента задержки.