Устройство для передачи информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 119) И 1) 19 28 ТЕН ЕРЕДАЧИ ИН- ммутатор, инго соединен м СУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЭОБ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(56)1. Малов В,С. Телеизмерение, М., 1975, с, 238-241.2. Авторское свидетельство СССР 9 684592, кл. Я 08 С 19/28,05,09.79 (прототип).(54)(57) УСТРОИСТВО ДЛЯ ПФОРМАЦИИ, содержащее коформационные входы которос входами устройства, выход коммутатора соединен с информационным входо ключевого элемента и первым входом блока сравнения, выход ключевого эле мента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запоминающего блока подключен к второму входу блока сравнения, блок синхронизации, первый выход которого под"ключен к адресным входам оперативногозапоминакщего блока и коммутатора,второй выход блока синхронизации подключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнения, второй выход триггера подключен к управляющим входам ключевого элемента и оперативного запоминающего блока, о тл и ч а ющ е е с я тем, что, с целью повышения помехоустойчивости, вустройство введены задатчик коэффициентов, пороговый элемент и сумматор по модулю два, первый вход которого соединен с выходом блока срав.Жнения, второй вход сумматора по мо-дулю два соединен с выходом задатчи- каффка коэффициентов, выход сумматорапо модулю два через пороговый элемент соединен с вторым входом триггера.Изобретение относится к автоматике и вычислительной технике и может найти применение в передающих устройствах с уплотнением информации.Известны передающие кодоимпульсные устройства, содержащие коммутатор, входы ксторого соединены с входными клеммами устройства, блок синхронизации, запоминакщий блок 11 .Недостатками устройства являются большая избыточность ипформацин, выводимой в канал связи и низ - кая помехоустойчивость.Наиболее близким по технической сущности к изобретению является устройство для передачи информации, содержащее коммутатор, входы которого соедпнены с входными клеммами устройства, первый выход блока синхронизацип подключен к адресным входам оперативного запоминающего блока и коммутатора, выход которого соединенс входом ключевого элемента и первымвходом решающего блока,вого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блокс выходом устройства, выход оперативного запоминающего блока подключен к второму входу решающего блока, упг равляющий триггер, входы которого со единены с вторым выходом блока синхронизации и выходом решающего блока, третий вход решающего блока подкпсч е н к и ер вому выходу упра вляющего триггера, второй выход которого соединен с управляющими входами оперативногс запоминащего блока и ключевого элемента 2,Однако это устройство имеет низкуюпомехозащищенность,40Целью изобретения является повышение псмехоустойчивости.Поставленная цель достигается темрчто в устройство для перецачи информации, содержащее коммутатор, инфор мационные входь которого соединены с в;,одарп устройства, выход коммутатора соединен с инфор мационным входом ключевого элемента и первым входом блока сравнения, выход ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферньй запоминающий блок с выходом устройства, выход оперативного запоминающего блока подключен к второму входу блока сравнения, 55 блок синхронизации, первый выход которого подключен к адресным входам запоминающего блока и коммутатора, второй выход блока синхронизации подключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнения, второй выход триггера подключен к управляющим входам ключевого элемента и оперативного запоминающего блока, введены задатчик коэффициентов, пороговый элемент и сумматор по модулю двапервый вход которого соединен с вйходом блока сравнения, второй вход сумматора по модулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговыйэлемент соединен с вторым входомтриггера.На чертеже изображена схема устройства,УстРойство содержит коммутатор 1оперативный запоминающий блок 2,блок 3 сравнения, блок 4 синхронизации, сумматор 5 по модулю 2, пороговый элемент 6, задатчик 7 постоянных коэффициентов, управляющий триггер 8, ключевой элемент 9, буферныйзапоминающий блок 10.Устройство работает следукщим образом.Работа устройства осуществляетсяциклически. В начале каждого цикласигналом с выхода блока 4 синхрбнизации производится установка триггера 8 в состояние, при котором на одном из его выходов возникает сигнал,запирающий ключевой элемент 9 и запрещающий работу оперативного запоминающего блока 2 в режиме записи. Далее сигналами с выхода блока 4 синхро -низации, поступающими на вход коммутатора 1, осуществляется последовательное подключение сигналов, снимаемых с входных клемм 11 устройства, кпервому входу блока 3 сравнения, исинхронно с этим из оперативного запоминающего блока 2 выводятся значения сигналов поступивших в устройство по тем же входным клеммам в предыдущих циклах, которые далее поступают на второй вход блока 3 сравненияВ. блоке 3 сравнения производитсясравнение одноименных разрядов, поступивших в него по обоим входам кодовВ блоке 5 суммирования с определенными весами, задаваемыми задатчиком 7 постоянных коэффициентов(например; с весом, равным единице),осуществляется суммирование чиселпо модулю два, соответствующих выявленным фактам несовпадений в разрядах сравниваемых кодовых комбинаций. Результат сравнения поступаетна пороговый элемент и сравниваетсяс заданным порогом,При превышении установленного порога очередное значение кода считаетсясущественным. При этом с выхода порогового элемента сигнал устанавливает управляющий триггер 8 в состояние, в котором на одном его выходевозникает сигнал, отпирающий ключевой элемент 9 и включающий режим записи оперативного запоминающего бло1080181 ка 2, а на другом - . сигнал, запре=щающий далее работу блока 3 сравнения. Начиная с этого момента все коды, поступающие через коммутатор 1,вводятся через открытый ключевойэлемент 9 .в буферный запоминающийблок 10, а также записываются (независимо от того, являются они существенными или нет) в оперативныйзапоминающий блок 2.По окончании цикла, в процессе 10которого осуществляется поочередныйопрос всех входных клемм 11, блоком4 синхронизации вновь формируетсясигнал, устанавливающий триггер 8в исходное состояние, после чего 15начинается новый цикл работы устройства.Данные, поступившие в буферныйзапоминающий блок 10, подвергаютсяв нем уплотнению и затем выводятся 2 Очерез выход 12 устройства в каналсвязи,Вероятность искажения кодовой комбинации, содержащей Б разрядов, можно прецставить в виде 25Р= 1-(1-Р,),где Р - вероятность искажения отдельного разряда кодовой комбинации,Б - значность кода,ВНИИПИ Заказ 1363/51 Тираж 569Подписи Филиал ППП "Патент", Ужгород,ул.Проектная Вероятность искажения кодовой комбинации с учетом обнаружения одиночных ошибок определяется, выражением где Р - вероятность появления одиг"-ночных ошибок в кодовойкомбинации;г:в кратность одиночных ошибок;ц - число сочетаний.Коэффициент, характеризующий повышение помехоустойчивости предлагаемого устройства, реализующего способ поразрядного сравнения при наличии ошибки в любом разряде кодовой комбинации существенного отсчета, можно представить в виде отношения Предлагаемое устройство позволяет повысить помехоустойчивость прототипа без введения избыточной информации, а именно реализовать способ поразрядного сравнения кодов существенных отсчетов.