Оперативное запоминающее устройство с коррекцией ошибок

) 4 С 11 С 29 О РЕТ ВИДЕТЕЛЬСТ АВТОРС 8, с. 59,984. УСТвынтеи заенной ОСУДАРСТВЕННЫЙ НОМИТЕТ ССС 0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ПИСАНИЕ И(57) Изобретение относитсячислительной технике и можетиспользовано при создании в игральном исполнении оперативйьпоминающих устройств со встро коррекцией ошибок методом мажоритарного декодирования.Целью изобретения является повьппение быстродействия и упрощение устройства, Устройство содержит основной и дополнительный накопители, блок кодирования,блок управления и поразрядные блокимажоритарного декодирования, каждыйиз которых состоит из элемента четности, .элемента нечетности и элемента коррекции ошибки, включающегочетыре транзистора, два источникатока и четыре резистора. В устройстве устраненазадержка,преобразованияоднофазного сигнала в парафазный навходе мажоритарного элемента путемпостроения поразрядных блоков декодирования на элементах четности, нечетности и коррекции ошибки. 2 ил.Изобретение относится к вычислительной технике и может быть использовано при создании в интегральномисполнении оперативных запоминающихустройств со встроенной коррекциейошибок методом мажоритарного декодирования,Целью изобретения является повыше ние быстродействия и упрощение уст Оройства,На фиг,1 представлена структурная схема оперативного запоминающего устройства с коррекцией ошибок;на фиг.2 - пример кодирующей матрицыУстройство (фиг,1) содержит основной накопитель 1, блок 2 кодирования, дополнительный накопитель 3,блок 4 управления, информационные 20входы 5, управляющие входы 6, информационные выходы 7, поразрядные блоки 8 мажоритарного декодирования,ка 1 кдый из которых состоит из элементов нечетности 9 и четности 10, пер 25вого 11, второго 12, третьего 13,четвертого 14 транзисторов, первого15, второго 16 источников тока, первого 17, второго 18, третьего 19,четвертого 20 резисторов и входа источника 21 опорного напряжения.Транзисторы 11-14, источники 15,16 тока, резисторы 17-20 образуютэлемент 22 коррекции ошибки.35Устройство содержит, кроме того,и шину 23 питания,Устройство работает следующим образом,В режиме записи по входномУ информационному слову (ДО-Д 8) блок 2кодирования в соответствии с уравнениями кодирующей матрицы (фиг,2)формирует контрольные разряды (01-С 5)которые запоминаются в дополнительном накопителе 3 адресные входы основного 1 и дополнительного 3 накопителей на фиг,1 не показаны).В режиме считывания информационные и контрольные разряды слова изсоответственно основного 1 и дополнительного 3 накопителей поступают впоразрядные блоки 8 - 88,мажоритарного декодирования, число которыхравно числу разрядов входного информационного слова.В запоминающих устройствах, использующих коррекцию ошибок по методу мажоритарного декодирования, задержка, вносимая операцией коррекции,складывается иззадержки срабатывания мнаговходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, каждый из которых обеспечивает восстановление одного из информационных разрядов, и задержкисрабатывания мажоритарного элемента,При реализации схем кодирования икоррекции ошибки в базисе ЭСЛ-схемнаиболее эффективным с точки зрениябыстродействия и аппаратурных затратявляется построение элементов ИС:КЛЮЧАЮЩЕЕ ИЛИ на двухступенчатыхЭСЛ-элементах, Однако одним из недостатков таких элементов является иходнофазный выход, т.е, в мажоритарномЭСЛ-элементе, принимающем сигналыс выходов двух элементов ИСКЛЮЧАЮЩЕЕИЛИ, необходимым является использо-вание переключателя тока, преобразующего однофазные сигналы в парафазные,что снижает быстродействие мажоритарно.ного элемента и блока коррекции в целом. Поэтому для исключения подобнойзадержки блоки 8, и 88 мажоритарного декодирования строятся на элементах нечеткости 9, четности 10,реализованных на переключателях тока,а вместо мажоритарного элемента используется трехвходовый лоГическийэлемент 22, условно названный элементом коррекции ошибки.Когда логические уровни сигналовна выходах элементов 9 и 10 одногоиз блоков 8 мажоритарного декодирования равны, т.е. при восстановленииинформационного разряда по двум строкам кодирующей матрицы получены противоположные результаты, сигнал свыхода основного накопителя 1 поступает на выход 7 устройства без изменения. При этом переключение транзисторов 13 и 14 выполняется заранее доустановки конечных уровней сигналовна выходах элементов нечетности 9 ичетности 10,Если уровни сигналов на выходахэлементов нечетности 9 и четности Оне совпадают, то сигнал с выхода элемента 10 четности поступает на выход 7 устройства независимо от уровня сигнала с выхода основного накопителя 1. Это достигается таким подбором номиналов компонентов элемента 22 коррекции ошибки, что падение напряжения от источника 16 тока на резисторах 17 и 18 составляет половину от диапа зона сигналов на выходах элементовнечетности 9 и четности 10, Следовательно, в предлагаемом устройстве осуществляется коррекция однократных ошибок по методу мажоритарного деко 5 дирования.Формула изобретенияОперативное запоминающее устройство с коррекцией ошибок, содержащее 10основной накопитель, информационныевходы которого являются одноименнымивходами устройства и соединены с входами блока кодирования, выходы которого подключены к информационным вхо дам дополнительного накопителя,управляющйй вход которого соединенс управляющим входом основного накопителя и с выходом блока управления,входы которого являются управляющими 20входами устройства, о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия и упрощения уст"ройства, в него введены поразрядныеблоки мажоритарного декодирования, 25каждый из которых состоит из элемента четности, элемента нечетности иэлемента коррекции ошибки, включающего два источника тока четыре транзистора и четыре резистора, причемвходы элементов четности и нечетности соединены с выходами основного идополнительного накопителей в соответствии с кодирующей матрицей, а в каждом поразрядном блоке мажоритарного декодирования выход элемента нечетности соединен с одним выводомпервого резистора, другой вывод которого подключен к базе первого транзистора и к коллектору третьеготранзистора, выход элемента четностисоединен с одним выводом второгорезистора, другой вывод которогоподключен к базе второго транзистораи к коллектору четвертого транзистора, эмиттеры третьего и четвертоготранзисторов соединены с одним выводом второго источника тока, другойвывод которого подключен к общей шине устройства, эмиттеры первого ивторого транзисторов соединены с одчим выводом первого источника тока,другой вывод которого подключен кобщей шине устройства, коллектор первого транзистора является соответствующим информационным выходом устройства и соединен с одним выводом третьего резистора, другой вывод которого подключен к шине питания, коллектор второго транзистора соединенс одним выводом четвертого резистора,другой вывод. которого подключен кшине питания, база четвертого транзистора соединена с шиной источникаопорного напряжения, а база третьеготранзистора подключена к соответствующему выходу основного накопителя.1377917 Риг 2 СостаТехред тель О.ИсаеИ.Попович Редактор Н.Слободяник ектор С.Шекм Тираж 590Государственного комитета СССелам изобретений и открытийМосква, Ж, Раушская наб.,аз 880 одписно о 1130 Проектная,Производственно-полиграфическое предприятие, г. Ужгород